專利名稱：在節(jié)能模式下運行時減少cpu和總線功率的制作方法
背景技術(shù)：
一種含處理器的裝置可具有不同操作模式，不同的模式表示功耗和性能之間的不同權(quán)衡。
在一個實例性操作模式(“性能”模式)中，包括處理器的裝置的內(nèi)部資源以高性能操作，這會導(dǎo)致高功耗。
在另一個實例性操作模式(“節(jié)能”模式)中，包括處理器的裝置的內(nèi)部資源以低功耗操作同時維持這種操作模式的預(yù)定性能。
處理器可包括核心，它被限定具有不低于與處理器耦合的總線的預(yù)定多個最低總線時鐘信號頻率的最低核心時鐘信號頻率。隨著更高的總線時鐘信號頻率變得可能，這提高了節(jié)能模式中核心時鐘信號頻率可降低到的下限，因此阻礙了在節(jié)能模式中降低功耗。
在裝置以節(jié)能模式運行時減少功耗同時維持或改善性能是有益的。
說明書的結(jié)束部分特別指出和清楚聲明了本發(fā)明的主題。但是本發(fā)明操作的組織和方法及其目的、特點和優(yōu)點可通過參考以下詳細描述并用附圖獲得最佳理解，其中圖1是根據(jù)本發(fā)明某些實施例的包括處理系統(tǒng)的裝置的簡化框圖；圖2是根據(jù)本發(fā)明某些實施例的處理系統(tǒng)的簡化框圖說明；以及圖3是根據(jù)本發(fā)明其它實施例的含處理系統(tǒng)的裝置的簡化框圖說明；以及圖4是根據(jù)本發(fā)明某些實施例的處理器的簡化框圖說明。
可以理解，為了說明的簡單和清楚，圖中所示的元件不必按比例繪制。例如，為了更清楚，某些元件的尺寸可相對于其它元件加以放大。此外，在認為合適的情況下，附圖間重復(fù)標(biāo)號表示相應(yīng)或類似的元件。
具體實施例方式
在以下詳細描述中，闡述了許多具體細節(jié)以提供本發(fā)明的透徹理解。但本領(lǐng)域的普通技術(shù)人員可以理解，本發(fā)明可以在沒有這些具體細節(jié)的情況下實施。在其它實例中，公知方法、步驟、部件和電路不詳細描述，以便不遮蔽本發(fā)明。
應(yīng)理解，本發(fā)明的實施例可用于具有處理器的任何裝置中。盡管本發(fā)明在這方面不受限制，但裝置可以是由電池供電的便攜式裝置。這種便攜式裝置的非限制性示例包括膝上和筆記本計算機、移動電話、個人數(shù)字助理(PDA)等?；蛘撸b置可以是非便攜式裝置，諸如臺式計算機。
如圖1所示，根據(jù)本發(fā)明的某些實施例，裝置2可包括處理系統(tǒng)4和電源單元6。裝置2可任選地包括天線8。裝置2和處理系統(tǒng)4的公知部件和電路未在圖1中示出，以便不遮蔽本發(fā)明。
處理系統(tǒng)4可包括處理器10和接口控制器20。盡管本發(fā)明在這方面不受限制，但處理器10例如可以是中央處理單元(CPU)、數(shù)字信號處理器(DSP)、精簡指令集計算機(RISC)、復(fù)雜指令集計算機(CISC)等。此外，處理器10可以是專用集成電路(ASIC)的一部分。盡管本發(fā)明在這方面不受限制，但接口控制器20例如可以是總線橋路、外圍部件互連(PCI)北橋、PCI南橋、加速圖形端口(AGP)橋路、存儲器接口裝置等或其組合。此外，接口控制器20可以是專用集成電路的一部分或者芯片組的一部分。
處理器10可包括核心12和核心鎖相環(huán)(PLL)14。核心PLL14可通過系統(tǒng)時鐘信號18生成核心12所使用的一個或多個核心時鐘信號16。
處理器10和接口控制器20可分別包括總線接口13和總線接口23，并可用它們生成和采樣總線30上的數(shù)據(jù)、地址和控制信號。
處理器10和接口控制器20可分別包括總線PLL15和總線PLL25?？偩€PLL15和總線PLL25可用系統(tǒng)時鐘信號18分別生成時鐘信號17和時鐘信號27。總線接口13和總線接口23可分別用時鐘信號17和27生成和采樣總線30上的數(shù)據(jù)、地址和控制信號。
由于它們由系統(tǒng)時鐘信號18導(dǎo)出，時鐘信號16、17和27可與系統(tǒng)時鐘信號18維持固定的相位關(guān)系，從而相互之間維持固定的相位關(guān)系。此外，時鐘信號16、17和27之間的相位關(guān)系可被用于生成和采樣總線30上的數(shù)據(jù)、地址和控制信號。
本領(lǐng)域的普通技術(shù)人員可以理解，處理系統(tǒng)4的性能與處理器10的性能相關(guān)，處理器10的性能可與核心12的性能相關(guān)，而核心與核心時鐘信號16的頻率相關(guān)。處理系統(tǒng)4的性能也可與生成和采樣總線30的數(shù)據(jù)、地址和控制信號的頻率相關(guān)。結(jié)果，在操作的性能模式中，期望時鐘信號16、17和27以高頻振蕩。
相反，在操作的節(jié)能模式中，期望使核心時鐘信號16以低頻振蕩，從而處理器10的核心12的功耗低于操作的性能模式中的功耗，同時仍支持對于該操作模式的處理系統(tǒng)4的預(yù)定性能。
但是，由于設(shè)計約束，核心時鐘信號16的頻率被約束為時鐘信號17的最低頻率的最少預(yù)定倍數(shù)。例如，核心時鐘信號16可被約束為以時鐘信號17的最低頻率的至少六倍振蕩，盡管本發(fā)明在這方面不受限制。如果時鐘信號17要在性能模式和節(jié)能模式兩者中以相同頻率振蕩，則在節(jié)能模式中，核心時鐘信號16將被約束成以一些頻率振蕩，這些頻率將使核心12產(chǎn)生比支持用于節(jié)能模式的處理系統(tǒng)4的預(yù)定性能更高的性能(和更高的功耗)。
因此，為了使核心時鐘信號16能以較低頻率振蕩，如可能，可以甚至更低的頻率生成時鐘信號17(因此時鐘信號27)，同時仍支持用于節(jié)能模式的處理系統(tǒng)4的預(yù)定性能。如果時鐘信號17和27的頻率相對于性能模式中它們所具有的頻率降低，則相對于操作的性能模式中的情況，這會降低與總線接口13、總線接口23和總線30有關(guān)的功耗。
例如，在本發(fā)明的一個實施例中，與性能模式相比，系統(tǒng)時鐘信號18可在節(jié)能模式中以更低的頻率振蕩。由于時鐘信號16、17和27由系統(tǒng)時鐘信號18導(dǎo)出，它們與系統(tǒng)時鐘信號18成比例。例如，系統(tǒng)時鐘信號18可在性能模式中以200MHz振蕩而在節(jié)能模式中以100MHz振蕩。時鐘信號17的最低頻率可在性能模式中是200MHz而在節(jié)能模式中為100MHz，使核心時鐘信號16能在節(jié)能模式中以低至600MHz的頻率振蕩，其中利用了核心時鐘信號被約束為以不低于總線時鐘信號的最低頻率之六倍的頻率振蕩的示例。但，在該實施例中，隨著處理系統(tǒng)4從一個模式變成另一個，在核心PLL18以及總線PLL15和25被重新鎖定到系統(tǒng)時鐘信號18的新頻率之前，存在一時間周期，因此總線30在該時間期間將空閑。例如，在重新鎖定時間期間，處理器10不能相應(yīng)中斷和窺探。這會限制可進行性能模式和節(jié)能模式之間的切換的時機。盡管本發(fā)明在這方面不受限制，但在某些情況下LL18、15和25的重新鎖定時間約為5到30微秒。
在本發(fā)明的其它實施例中，以下參考圖2所描述的，系統(tǒng)時鐘信號18的頻率在性能模式和節(jié)能模式之間不變化。
電源單元6可經(jīng)由電源軌跡61供電給核心12。此外，電源單元6可經(jīng)由電源軌跡62供電給總線接口13和總線接口23。
本領(lǐng)域的普通技術(shù)人員將理解，與處理器10的核心12相關(guān)的功耗隨電源軌跡61上電壓的增加而增加，且與總線接口13、總線30和總線接口23相關(guān)聯(lián)的功耗隨電源軌跡62上的電壓增加而增加。結(jié)果，期望在裝置2處于操作的節(jié)能模式時降低電源軌跡61和62上的電壓。為了使能電源軌跡62上的電壓降低，總線接口13和總線接口23可被設(shè)計成對低頻模式(諸如節(jié)能模式)使用低電壓電平，而對高頻模式(諸如性能模式)使用高電壓電平。本領(lǐng)域的普通技術(shù)人員將理解，核心時鐘信號16的頻率越低，電源單元6可將電源軌跡61上的電壓降低到更低。類似地，時鐘信號17和27的頻率越低，電源單元6可將電源軌跡62上的電壓降低到更低。
本領(lǐng)域的普通技術(shù)人員將理解，時鐘信號中的頻率變化涉及某些穩(wěn)定時間。因此，當(dāng)處理器10改變時鐘信號17和核心時鐘信號16的頻率并指示接口控制器20改變時鐘信號27的頻率時，存在一時間周期，其中時鐘信號16、17和27的頻率和相位不被同步，因此不適于總線30的操作。盡管本發(fā)明在這方面不受限制，但該時間周期可以是幾個系統(tǒng)時鐘信號，在某些實例性處理器中等效于約10到40納秒。結(jié)果，期望在改變時鐘信號16、17和27的頻率時具有處理器10和接口控制器20之間的握手。
例如，處理器10可將信號發(fā)送到接口控制器20以指示從性能模式到節(jié)能模式的變化。該信號可以是從處理器10到接口控制器20的新邊帶信號?；蛘撸墒箯慕涌诳刂破?0到處理器10的現(xiàn)有信號作成雙向，以支持向接口控制器20指示模式變化的處理器10的功能。此外，處理器10和接口控制器20兩者可抑制在該指示之后的預(yù)定時間周期內(nèi)不使用總線30，以允許處理器10和接口控制器20兩者完成內(nèi)部變化并準(zhǔn)備按新模式接受和發(fā)送業(yè)務(wù)。
圖2是根據(jù)本發(fā)明某些實施例的處理系統(tǒng)4的簡化框圖說明。
處理器10的時鐘信號17可包括時鐘信號17A、時鐘信號17B和時鐘信號17C，例如它們由總線接口13用來分別在總線30上生成和采樣控制、地址和數(shù)據(jù)信號。
類似地，接口控制器20的時鐘信號可包含如由總線接口23所使用的時鐘信號27A，時鐘信號27B和時鐘信號27C，以分別在總線30上生成和采樣控制，地址和數(shù)據(jù)信號。
時鐘信號17A，17B和17C相互間具有固定的頻率關(guān)系。如，時鐘信號17C以兩倍于時鐘信號17A的頻率而振蕩。又，時鐘信號17A，17B和17C相互間為此固定的相位關(guān)系。
類似地，時鐘信號27A，27B和27C可具有彼此固定的頻率關(guān)系。例如，時鐘信號27C可以時鐘信號27B的兩倍頻率振蕩，且時鐘信號27B可以時鐘信號27A的兩倍頻率振蕩。此外，時鐘信號27A、27B和27C可維持彼此的固定相位關(guān)系。
處理器10的總線PLL15可包括總線PLL核心150和分頻器151、152和153?？偩€PLL核心150可接收系統(tǒng)時鐘信號18作為輸入，并可生成時鐘信號154，它可維持與系統(tǒng)時鐘信號18和核心時鐘信號16的固定相位關(guān)系。時鐘信號154可在性能模式和節(jié)能模式中以相同頻率振蕩，從而總線PLL核心150可保持與系統(tǒng)時鐘信號18鎖定。分頻器151、152和153可接收時鐘信號154并可將劃分之以分別生成時鐘信號17A、時鐘信號17B和時鐘信號17C。因此，由系統(tǒng)時鐘信號18生成并被劃分以生成時鐘信號17A、17B和17C的時鐘信號154可被認為是中間時鐘信號。時鐘信號154可在總線PLL15內(nèi)部，盡管本發(fā)明在這方面不受限制。時鐘信號17A、17B和17C可維持與時鐘信號154、系統(tǒng)時鐘信號18和核心時鐘信號16的固定相位關(guān)系。
作為示例，在性能模式，時鐘信號154可以1600MHz振蕩，且分頻器151、152和153可分別將時鐘信號154除以8、4和2，從而時鐘信號17A、17B和17C分別以200MHz、400MHz和800MHz的頻率振蕩。核心時鐘信號16可以3000MHz振蕩，其大于時鐘信號17A的六倍頻率。
當(dāng)核心時鐘信號16以600MHz振蕩時核心12可以支持節(jié)能模式中處理系統(tǒng)4的預(yù)定性能，且當(dāng)時鐘信號17A以100MHz振蕩時總線接口13、總線30和總線接口23可支持節(jié)能模式中處理系統(tǒng)4的預(yù)定性能。
因此，在節(jié)能模式中，時鐘信號154仍可以1600MHz振蕩，且分頻器151、152和153可分別將時鐘信號154除以16、8和4，從而時鐘信號17A、17B和17C分別以100MHz、200MHz和400MHz的頻率振蕩。隨后，核心時鐘信號16可以低至600MHz的頻率振蕩，同時仍滿足約束，即核心時鐘信號16的頻率至少是時鐘信號17A的頻率的六倍。
處理器10的頻率控制信號156可耦合到分頻器151、152和153，并可用于在性能模式中的8、4和2以及節(jié)能模式中的16、8和4之間改變它們的頻率劃分。盡管本發(fā)明不限于此，其中數(shù)字分頻器改變的空閑時間可約為系統(tǒng)時鐘信號18的2-8個時鐘周期，在某些實例性處理器中等效于約1-20納秒。
盡管本發(fā)明不限于此，在圖2的示例性處理系統(tǒng)中，在性能模式和節(jié)能模式兩者中，時鐘信號27A、時鐘信號27B和時鐘信號27C的頻率可分別匹配時鐘信號17A、時鐘信號17B和時鐘信號17C的頻率。
接口控制器20的總線PLL25可包括總線PLL核心250以及分頻器251、252和253?？偩€PLL核心250可接收系統(tǒng)時鐘信號18作為輸入，并可生成時鐘信號254，它可維持與系統(tǒng)時鐘信號18的固定相位關(guān)系。時鐘信號254可在性能模式和節(jié)能模式中以相同頻率振蕩，從而總線PLL核心250可保持與系統(tǒng)時鐘信號18的鎖定。分頻器251、252和253可接收時鐘信號254并可將其劃分之以分別生成時鐘信號27A、時鐘信號27B和時鐘信號27C。因此，由系統(tǒng)時鐘信號18生成并被劃分以生成時鐘信號27A、27B和27C的時鐘信號254可被認為是中間時鐘信號。時鐘信號254可在總線PLL25內(nèi)部，盡管本發(fā)明不限于此。時鐘信號27A、27B和27C可維持與時鐘信號254、與系統(tǒng)時鐘信號18以及與處理器10的時鐘信號17A、17B和17C的固定相位關(guān)系。
在性能模式中，時鐘信號254可以1600MHz振蕩，且分頻器251、252和253可將時鐘信號254分別除以8、4和2，從而時鐘信號27A、時鐘信號27B和時鐘信號27C分別以200MHz、400MHz和800MHz的頻率振蕩。
在節(jié)能模式中，時鐘信號254可仍以1600MHz振蕩，且分頻器251、252和253可將時鐘信號254分別除以16、8和4，從而時鐘信號27A、時鐘信號27B和時鐘信號27C分別以100MHz、200MHz和400MHz的頻率振蕩。
接口控制器20的頻率控制信號256可連接到分頻器251、252和253，并可用于在性能模式中的8、4和2以及節(jié)能模式中的16、8和4之間改變它們的頻率劃分。
在本發(fā)明的可選實施例中，在性能模式和節(jié)能模式兩者中，分頻器151、152和153可分別將時鐘信號154除以8、4和2，以便在時鐘信號154以1600MHz振蕩時，時鐘信號17A、時鐘信號17B和時鐘信號17C分別以200MHz、400MHz和800MHz的頻率振蕩。在該可選實施例中，不需要頻率控制信號156。相反，在節(jié)能模式中，總線接口13可進一步劃分時鐘信號17A、時鐘信號17B和時鐘信號17C以生成分別以頻率100MHz、200MHz和400MHz振蕩的時鐘信號?；蛘撸偩€接口13可使用掩蔽邏輯來基于模式確定使用時鐘信號17A、17B和17C的哪個邊沿，以便在節(jié)能模式中產(chǎn)生以100MHz、200MHz和400MHz頻率振蕩的時鐘信號。
在該可選實施例中，在性能模式和節(jié)能模式兩者中，分頻器251、252和253可分別將時鐘信號254除以8、4和2，從而在時鐘信號254以1600MHz振蕩時，時鐘信號27A、時鐘信號27B和時鐘信號27C分別以200MHz、400MHz和800MHz的頻率振蕩。在該可選實施例中，不需要頻率控制信號256。相反，在節(jié)能模式中，總線接口23可進一步劃分時鐘信號27A、時鐘信號27B和時鐘信號27C以生成分別以頻率100MHz、200MHz和400MHz振蕩的時鐘信號?；蛘?，總線接口23可使用掩蔽邏輯來基于模式確定使用時鐘信號27A、27B和27C的哪個邊沿，以便在節(jié)能模式中產(chǎn)生以100MHz、200MHz和400MHz頻率振蕩的時鐘信號。
當(dāng)系統(tǒng)時鐘信號18的振蕩頻率小于或等于時鐘信號17A和時鐘信號27A的振蕩頻率時，就不難同步時鐘信號17A和時鐘信號27A以具有相互之間期望的固定相位關(guān)系。
但是，當(dāng)系統(tǒng)時鐘信號18的振蕩頻率高于時鐘信號17A和時鐘信號27A的振蕩頻率時，時鐘信號17A和時鐘信號27A具有超過一種方式來維持與系統(tǒng)時鐘信號18的固定相位關(guān)系。例如，系統(tǒng)時鐘信號18可以200MHz振蕩，且在節(jié)能模式下，時鐘信號17A和時鐘信號27A可以100MHz振蕩。即使時鐘信號17A和時鐘信號27A各自維持與系統(tǒng)時鐘信號18的固定相位關(guān)系，在時鐘信號17A和時鐘信號27A之間可能存在四個不同的固定相位關(guān)系，即0，π/2，π和3π/2弧度。為了將時鐘信號17A和時鐘信號27A之間的固定相位關(guān)系設(shè)定為處理系統(tǒng)4所期望的，在改變時鐘信號17A的頻率時處理器10可發(fā)送信號(未示出)到接口控制器20。該信號可以是上述握手的一部分。
如圖3所示，根據(jù)本發(fā)明的某些實施例，裝置2可包括處理系統(tǒng)4，它包括具有用于由系統(tǒng)時鐘信號18生成核心時鐘信號16和時鐘信號17的PLL35的處理器10。如圖4所示，PLL35可包括PLL核心150和分頻器151、152和153。如以上參考圖2所述的實施例，PLL核心150可接收系統(tǒng)時鐘信號18作為輸入，并可生成時鐘信號154，且分頻器151、152和153可接收時鐘信號154并將其劃分以分別生成時鐘信號17A、時鐘信號17B和時鐘信號17C。與以上參考圖2所述的實施例不同，PLL35還可包括分頻器355，以接收時鐘信號154并將其劃分，以便生成單個核心時鐘信號16。如果存在超過一個核心時鐘信號16，則PLL35可包括相應(yīng)數(shù)量的分頻器用于接收時鐘信號154并將其劃分以生成核心時鐘信號16。
作為示例，在性能模式中，時鐘信號154可以4800MHz振蕩，且分頻器355將其除以1，從而核心時鐘信號16以4800MHz振蕩。分頻器151、152和153可將時鐘信號154分別除以24、12和6，從而時鐘信號17A、17B和17C分別以200MHz、400MHz和800MHz的頻率振蕩。
作為示例，在節(jié)能模式中，時鐘信號154仍可以4800MHz振蕩，從而PLL核心150可保持與系統(tǒng)時鐘信號18鎖定，且分頻器355可將其除以8，以使核心時鐘信號16以600MHz振蕩。分頻器151、152和153可將時鐘信號154分別除以48、24和12，以使時鐘信號17A、17B和17C分別以100MHz、200MHz和400MHz的頻率振蕩。
處理器10的頻率控制信號156可耦合到分頻器151、152和153，并可用于在性能模式中的24、12和6以及節(jié)能模式中的48、24和12之間改變它們的頻率劃分。類似地，處理器10的頻率控制信號356可耦合到分頻器355以在性能模式中的1以及節(jié)能模式中的6之間改變其頻率劃分。
在本發(fā)明的可選實施例中，在性能模式和節(jié)能模式中，分頻器151、152和153可將時鐘信號154分別除以24、12和6，從而當(dāng)時鐘信號154以4800MHz振蕩時，時鐘信號17A、17B和17C分別以200MHz、400MHz和800MHz的頻率振蕩。在該可選實施例中，不需要頻率控制信號156。相反，在節(jié)能模式中，總線接口13可進一步劃分時鐘信號17A、17B和17C以形成分別以100MHz、200MHz和400MHz的頻率振蕩的時鐘信號?；蛘撸偩€接口13可使用掩蔽邏輯來基于模式確定使用時鐘信號17A、17B和17C的哪個邊沿，以形成節(jié)能模式中以100MHz、200MHz和400MHz頻率振蕩的時鐘信號。
雖然這里說明和描述了本發(fā)明的特定特點，但本領(lǐng)域的普通技術(shù)人員將理解許多修改、替換、變化和等效物可產(chǎn)生。因此，可以理解，所附權(quán)利要求書旨在覆蓋屬于本發(fā)明真實精神內(nèi)的所有這種修改和變化。
權(quán)利要求
1.一種方法，其特征在于，包括在生成中間時鐘信號的同時，鎖定到具有處理器的裝置的系統(tǒng)時鐘信號；在第一模式中，劃分所述中間時鐘信號，以便對耦合到所述處理器的總線生成在第一組一個或多個總線頻率下的一個或多個總線時鐘信號；以及在第二模式中，劃分所述中間時鐘信號，以便生成在第二組一個或多個總線頻率下的所述一個或多個總線時鐘信號，其中所述第二組中的最低一個高于所述第一組的最低一個。
2.如權(quán)利要求1所述的方法，其特征在于，進一步包括在所述第一模式中，對所述處理器的核心生成核心頻率的第一組下的一個或多個核心時鐘信號，其中核心頻率的所述第一組不低于總線頻率的所述第一組的所述最低一個的預(yù)定倍數(shù)；以及在第二模式中，生成核心頻率的第二組下的所述一個或多個核心時鐘信號，其中核心頻率的所述第二組中的最低一個低于總線頻率的所述第一組的所述最低一個的所述預(yù)定倍數(shù)，但不低于總線頻率的所述第二組的所述最低一個的所述預(yù)定倍數(shù)。
3.如權(quán)利要求2所述的方法，其特征在于，生成核心頻率的所述第一組下的所述一個或多個核心時鐘信號包括生成核心頻率的所述第一組，其足夠高以使所述處理器能支持所述裝置的比核心頻率的所述第二組所支持的性能更高的性能。
4.如權(quán)利要求2所述的方法，其特征在于，生成核心頻率的所述第一組下的所述一個或多個核心時鐘信號包括劃分所述中間時鐘信號，且生成核心頻率的所述第二組下的所述一個或多個核心時鐘信號包括劃分所述中間時鐘信號。
5.如權(quán)利要求1所述的方法，其特征在于，劃分所述中間時鐘信號以生成總線頻率的所述第二組下的所述一個或多個總線時鐘信號包括劃分所述中間時鐘信號，以生成總線頻率的所述第一組下的所述一個或多個總線時鐘信號；以及用掩蔽邏輯選擇使用總線頻率的所述第一組下的所述一個或多個總線時鐘信號的哪個邊沿來生成總線頻率的所述第二組下的所述一個或多個總線時鐘信號。
6.如權(quán)利要求1所述的方法，其特征在于，進一步包括在所述第二模式中，將比支持所述第一模式中的所述接口的電壓更低的電壓提供給所述總線的接口。
7.一種方法，其特征在于，包括在具有處理器和總線的裝置的節(jié)能模式中，生成最低頻率低于所述裝置的性能模式中一個或多個總線時鐘信號的最低頻率的一個或多個總線時鐘信號，以使所述處理器的核心能具有一核心時鐘信號頻率，其低于所述性能模式中一個或多個總線時鐘信號的所述最低頻率的預(yù)定倍數(shù)，即使所述核心被限定為具有不低于總線時鐘信號頻率的最低一個的所述預(yù)定倍數(shù)的核心時鐘信號頻率。
8.如權(quán)利要求7所述的方法，其特征在于，生成所述一個或多個總線時鐘信號包括由系統(tǒng)時鐘信號生成中間時鐘信號；以及劃分所述中間時鐘信號以形成所述一個或多個總線時鐘信號。
9.如權(quán)利要求7所述的方法，其特征在于，生成所述一個或多個總線時鐘信號包括由系統(tǒng)時鐘信號生成第一中間時鐘信號；劃分所述第一中間時鐘信號，以形成一個或多個第二中間時鐘信號；以及用掩蔽邏輯選擇所述一個或多個第二中間時鐘信號的哪個邊沿來用于形成所述一個或多個總線時鐘信號。
10.如權(quán)利要求7所述的方法，其特征在于，進一步包括將比支持性能模式中的所述接口的電壓更低的電壓提供給與所述總線的接口。
11.一種裝置，其特征在于，包括與總線耦合的處理器，其核心被約束為具有不低于用于所述總線的一個或多個時鐘信號的一個或多個總線時鐘信號頻率的最低一個的預(yù)定倍數(shù)的一個或多個核心時鐘信號頻率，其中在所述裝置的節(jié)能模式中，所述處理器將生成一個或多個總線時鐘信號，其最低頻率低于所述裝置的性能模式中所述一個或多個總線時鐘信號的最低頻率。
12.如權(quán)利要求11所述的裝置，其特征在于，所述處理器進一步包括鎖相環(huán)，用于由系統(tǒng)時鐘信號生成中間時鐘信號，所述鎖相環(huán)包括一個或多個數(shù)字分頻器，用于劃分所述中間時鐘信號以生成所述一個或多個總線時鐘信號。
13.如權(quán)利要求12所述的裝置，其特征在于，所述鎖相環(huán)進一步包括一個或多個附加的數(shù)字分頻器，用于劃分所述中間時鐘信號以為所述核心生成一個或多個核心時鐘信號。
14.如權(quán)利要求12所述的裝置，其特征在于，所述處理器進一步包括另一個鎖相環(huán)，用于由所述系統(tǒng)時鐘信號為所述核心生成一個或多個核心時鐘信號。
15.一種裝置，其特征在于，包括處理器系統(tǒng)，它至少包括總線；以及與所述總線耦合的處理器，其核心被約束為具有不低于用于所述總線的一個或多個時鐘信號的一個或多個總線時鐘信號頻率的最低一個的預(yù)定倍數(shù)的一個或多個核心時鐘信號頻率；其中，在所述裝置的節(jié)能模式下，所述處理器將生成一個或多個總線時鐘信號，其最低頻率低于所述裝置的性能模式下所述一個或多個總線時鐘信號的最低頻率。
16.如權(quán)利要求15所述的裝置，其特征在于，所述處理器進一步包括鎖相環(huán)，用于由所述處理系統(tǒng)的系統(tǒng)時鐘信號生成中間時鐘信號，所述鎖相環(huán)包括一個或多個數(shù)字分頻器，用于劃分所述中間時鐘信號以生成所述一個或多個總線時鐘信號。
17.如權(quán)利要求16所述的裝置，其特征在于，所述鎖相環(huán)進一步包括一個或多個附加數(shù)字分頻器，用于劃分所述中間時鐘信號以便為所述核心生成一個或多個核心時鐘信號。
18.如權(quán)利要求16所述的裝置，其特征在于，所述處理器進一步包括另一個鎖相環(huán)，用于由所述系統(tǒng)時鐘信號為所述核心生成一個或多個核心時鐘信號。
19.如權(quán)利要求15所述的裝置，其特征在于，所述處理系統(tǒng)進一步包括總線接口，用于接收所述一個或多個總線時鐘信號。
20.如權(quán)利要求19所述的裝置，其特征在于，進一步包括電源單元，用于將比支持所述性能模式的電壓更低的電壓提供給所述總線接口。
21.一種裝置，其特征在于，包括天線；以及處理系統(tǒng)，它至少包括總線；以及與所述總線耦合的處理器，其核心被約束為具有不低于用于所述總線的一個或多個時鐘信號的一個或多個總線時鐘信號頻率的最低一個的預(yù)定倍數(shù)的一個或多個核心時鐘信號頻率；其中，在所述裝置的節(jié)能模式下，所述處理器能生成一個或多個總線時鐘信號，其最低頻率低于所述裝置的性能模式下所述一個或多個總線時鐘信號的最低頻率。
22.如權(quán)利要求21所述的裝置，其特征在于，所述處理器進一步包括鎖相環(huán)，用于由所述處理系統(tǒng)的系統(tǒng)時鐘信號生成中間時鐘信號，所述鎖相環(huán)包括一個或多個數(shù)字分頻器，用于劃分所述中間時鐘信號以生成所述一個或多個總線時鐘信號。
23.如權(quán)利要求22所述的裝置，其特征在于，所述鎖相環(huán)進一步包括一個或多個附加數(shù)字分頻器，用于劃分所述中間時鐘信號以便為所述核心生成一個或多個核心時鐘信號。
24.如權(quán)利要求22所述的裝置，其特征在于，所述處理器進一步包括另一個鎖相環(huán)，用于由所述系統(tǒng)時鐘信號為所述核心生成一個或多個核心時鐘信號。
25.如權(quán)利要求21所述的裝置，其特征在于，所述處理系統(tǒng)進一步包括總線接口，用于接收所述一個或多個總線時鐘信號。
26.如權(quán)利要求25所述的裝置，其特征在于，進一步包括電源單元，用于將比支持所述性能模式的電壓更低的電壓提供給所述總線接口。
全文摘要
一種處理系統(tǒng)包括總線和處理器，其核心被約束為具有不低于一個或多個總線時鐘信號頻率的最低一個的預(yù)定倍數(shù)的一個或多個核心時鐘信號頻率。在節(jié)能模式下，所述處理器能生成一些頻率下的一個或多個核心時鐘信號，以使最低核心時鐘信號頻率低于性能模式下一個或多個總線時鐘信號頻率的最低一個的預(yù)定倍數(shù)。處理器可以通過生成一個或多個總線時鐘信號以使節(jié)能模式下的總線時鐘信號頻率的最低一個低于性能模式下總線時鐘信號頻率的最低一個來實現(xiàn)此目的。
文檔編號G06F1/32GK1764887SQ200480008212
公開日2006年4月26日 申請日期2004年2月18日 優(yōu)先權(quán)日2003年3月24日
發(fā)明者O·卡恩 申請人:英特爾公司