專利名稱：制造快閃記憶元件的方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導體元件，且特別是有關(guān)于一種具有增加的閘極耦合比的快閃記憶體元件。
背景技術(shù)：
快閃記憶體元件在所屬領(lǐng)域中是已知的。舉例來說，美國專利第6,897,116號(Lee等人，“‘116號專利”)揭示具有增加的閘極耦合比(GCR)的快閃記憶體元件的實施例。在所述‘116號專利中論述閘極耦合比的概念，且所述論述以引用的方式并入本文中。制造具有增加的閘極耦合比的快閃記憶體元件的方法將為合乎需要的，所述方法1)提供制程更大的靈活性；和2)不需要減少埋入式汲極半導體空間。

發(fā)明內(nèi)容
簡單來說，在第一方面中，本發(fā)明是針對一種制造包括半導體間隔層的快閃記憶體元件的方法，所述半導體間隔層與第一半導體層可操作地接觸以形成浮置閘極。所述方法包含形成所述第一半導體層的步驟。將包括多個凹槽的半導體間隔層形成于第一半導體層的頂部上。將氧化層形成于半導體間隔層的頂部上。移除氧化層以形成半導體間隔層，并暴露每一凹槽的內(nèi)部表面。
第二方面中，本發(fā)明是一種制造快閃記憶體元件的方法，其包含提供板線的步驟，所述板線與第一半導體層可操作地接觸以形成浮置閘極，所述板線具有多個凹槽，其中使用濕式蝕刻制程來制造所述板線。
第三方面中，本發(fā)明是一種制造快閃記憶體元件的方法，其包含提供半導體基底的步驟。將閘極氧化層形成于半導體基底上。將第一半導體層形成于閘極氧化層上。將絕緣層形成于第一半導體層上。移除絕緣層的一部分以暴露第一半導體層的一部分。移除第一半導體層的一部分以暴露閘極氧化層的一部分。將離子植入基底中以形成多個埋入式汲極。提供一形成多個島狀結(jié)構(gòu)(mesa)的埋入式汲極氧化層，每一島狀結(jié)構(gòu)定位于所述埋入式汲極中的一個的頂部上，且每一島狀結(jié)構(gòu)都具有在第一半導體層的剩余部分的上部表面上延伸的上部表面。對埋入式汲極氧化層島狀結(jié)構(gòu)的上部表面和絕緣層進行研磨，以形成一大體上平坦的表面。移除絕緣層的剩余物以暴露第一半導體層的剩余部分的上部表面。具有大體均勻厚度的半導體間隔層形成于埋入式汲極氧化層島狀結(jié)構(gòu)的上部表面的頂部和第一半導體層的剩余部分上。因此多個凹槽形成于第一半導體層的剩余部分上。在半導體間隔層的頂部上形成足夠厚度的氧化層，以填充所述多個凹槽中的每一個。移除形成于半導體間隔層頂部上的氧化層的一部分以暴露半導體間隔層的一部分，但將氧化層的剩余部分留在所述多個凹槽中。移除半導體間隔層的一部分以暴露埋入式汲極氧化層島狀結(jié)構(gòu)的上部表面。移除形成于半導體間隔層頂部上的氧化層的剩余物和埋入式汲極氧化層的一部分，以暴露半導體間隔層的剩余物(包括所述多個凹槽的每一個的內(nèi)部表面)和第一半導體層的一部分。將絕緣堆疊結(jié)構(gòu)形成于埋入式汲極氧化層、第一半導體層和半導體間隔層的暴露部分上。將第二半導體層形成于絕緣堆疊結(jié)構(gòu)的頂部上。
第四方面中，本發(fā)明是一種制造快閃記憶體元件的方法，其包含提供半導體基底的步驟。將閘極氧化層形成于半導體基底上。將第一半導體層形成于閘極氧化層上。將絕緣層形成于第一半導體層上。移除絕緣層的一部分以暴露第一半導體層的一部分。移除第一半導體層的一部分以暴露閘極氧化層的一部分。將離子植入基底中以形成多個埋入式汲極。形成多個埋入式汲極氧化層島狀結(jié)構(gòu)，每一埋入式汲極頂部上都有一個島狀結(jié)構(gòu)。所述多個埋入式汲極氧化層島狀結(jié)構(gòu)的每一個都具有在第一半導體層的剩余部分的上部表面上延伸的一上部表面。對埋入式汲極氧化層島狀結(jié)構(gòu)的上部表面和絕緣層進行研磨，以形成大體上平坦的表面。移除絕緣層的剩余物以暴露第一半導體層的剩余部分的上部表面。將具有大體均勻厚度的半導體間隔層形成于埋入式汲極氧化層島狀結(jié)構(gòu)的上部表面的頂部和第一半導體層的剩余部分上，在第一半導體層的剩余部分上形成多個凹槽，每一凹槽都包括一暴露的內(nèi)部表面。移除半導體間隔層的一部分以暴露所述多個埋入式汲極氧化層島狀結(jié)構(gòu)的上部表面和第一半導體層的上部表面的至少一部分。移除埋入式汲極氧化層的一部分以暴露半導體間隔層的剩余物。將絕緣堆疊結(jié)構(gòu)形成于埋入式汲極氧化層、第一半導體層和半導體間隔層的暴露部分上。將第二半導體層形成于絕緣堆疊結(jié)構(gòu)的頂部上。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附圖式，作詳細說明如下。


圖1A至1D是制造快閃記憶體元件的方法的多個變化的步驟流程圖。
圖2至13是經(jīng)歷根據(jù)圖1中方法的第一變化的一系列依次的制造步驟的快閃記憶體元件的剖面示意圖。
圖14至16是經(jīng)歷根據(jù)圖1中方法的第二變化的一系列依次的制造步驟的快閃記憶體元件的剖面示意圖。
圖17和18是經(jīng)歷根據(jù)圖1中方法的第三變化的一系列依次的制造步驟的快閃記憶體元件的剖面示意圖。
圖19是經(jīng)歷根據(jù)圖1中方法的第四變化的制造步驟的快閃記憶體元件的剖面示意圖。
圖20至25是經(jīng)歷根據(jù)圖1中方法的第五變化的一系列依次的制造步驟的快閃記憶體元件的剖面示意圖。
圖26是概述關(guān)聯(lián)于圖1中方法的多個變化的每一個的制造步驟的表格。
10a、10b、10c、10d、10e、190a變化20～210步驟152蝕刻制程154、190b制程 156研磨制程320基底330閘極氧化層340、420半導體層 342、352、382、394上部表面350絕緣層 360光阻層370埋入式汲極 380埋入式汲極氧化層390半導體間隔層392凹槽396內(nèi)部表面398a、398b、398c、398d、398e半導體間隔結(jié)構(gòu)400氧化層 402剩余部分410絕緣堆疊結(jié)構(gòu)W1、W2寬度具體實施方式
以下描述中僅出于簡便而使用某些術(shù)語，且不是限制性的。詞語“右邊”、“左邊”、“下部”和“上部”指定圖式中做出參考的方向。詞語“向內(nèi)”和“向外”分別表示接近和遠離電氣元件電源線存儲模組及其指定部分的幾何中心。所述術(shù)語包括以上特定提到的詞語、其派生詞和類似引入的詞語。另外，本說明書中使用的詞語“一”表示至少一個。
詳細參閱圖式，其中類似數(shù)字始終表示類似元件，在圖1至26中展示制造具有增加的閘極耦合比的快閃記憶體元件的方法的第一變化10a至第五變化10e。
以自所示快閃記憶體元件的實體實施例的實際尺寸很大程度放大的比例尺來展示圖2至25。圖2至25中所示的各種元件的相對比例不一定必須代表元件的實體比例。
參閱圖1A至1D、2至13和26，說明第一變化10a。僅為方便辨別步驟而將本發(fā)明的方法的步驟指定為“第一”、“第二”等等，而且這種命名法不一定必須指示執(zhí)行所述步驟的次序。特定參閱圖1A和2，第一變化10a包含第一步驟20提供半導體基底320?？捎萌我鈹?shù)目的已知常規(guī)方法(例如浮置區(qū)單晶生長技術(shù)或Czochralski(CZ)晶體生長技術(shù))來形成基底320。在第二步驟30中，將穿隧氧化層或閘極氧化層330形成于基底320上。在第三步驟40中，將第一半導體層340(優(yōu)選為多晶硅)形成于閘極氧化層330上。第一半導體層340的部分最終形成快閃記憶體元件的浮置閘極部分。在第四步驟50中，將絕緣層350(優(yōu)選為氮化硅)形成于第一半導體層340上。已知的常規(guī)材料和方法可用于形成閘極氧化層330、第一半導體層340和絕緣層350。
特定參閱圖1A和3，在第五步驟60中，移除絕緣層350的一部分以暴露第一半導體層340的上部表面342的一部分。優(yōu)選使用圖案化的光阻層360藉由常規(guī)蝕刻制程來移除絕緣層350，從而形成一蝕刻罩幕。在第五步驟60中已移除絕緣層350的部分之后，移除光阻層360。一旦經(jīng)過蝕刻，絕緣層350的剩余部分也形成一蝕刻罩幕。參閱圖4以及繼續(xù)參閱圖1A，在第六步驟70中，移除第一半導體層340的一部分以暴露閘極氧化層330的一部分。優(yōu)選使用半導體制造制程領(lǐng)域中的一般技術(shù)人員眾所周知的常規(guī)蝕刻技術(shù)來移除第一半導體層340的部分。
現(xiàn)參閱圖1B和5，在第七步驟80中，使用常規(guī)技術(shù)將離子植入基底320以形成至少一個、且優(yōu)選多個埋入式汲極370。參閱圖1B、5A、6和7，在第八步驟90中，將埋入式汲極氧化層380形成于埋入式汲極370的頂部上。優(yōu)選地使用常規(guī)技術(shù)(例如高密度電漿化學氣相沉積)來形成埋入式汲極氧化層380。沉積之后，埋入式汲極氧化層380覆蓋埋入式汲極370以及第一半導體層340與絕緣層350的剩余部分(見圖5A)。特定參閱圖6，優(yōu)選使用常規(guī)化學機械研磨(CMP)技術(shù)或回蝕制程來移除埋入式汲極氧化層380的上部部分，以將埋入式汲極氧化層380形成為一組離散的島狀結(jié)構(gòu)，每一埋入式汲極370上形成一個島狀結(jié)構(gòu)。優(yōu)選地，CMP制程移除埋入式汲極氧化層380的上部部分，直到與絕緣層350的上部表面352相對應的深度。因此所形成的埋入式汲極氧化層380具有在第一半導體層340的剩余部分的上部表面342或頂部上延伸的上部表面或頂部。在優(yōu)選的第九步驟100中，使用常規(guī)技術(shù)(例如常規(guī)CMP技術(shù))來研磨埋入式汲極氧化層380的上部表面和絕緣層350的剩余物的上部表面。參閱圖7，在第十步驟110中，優(yōu)選使用常規(guī)蝕刻技術(shù)移除絕緣層350的剩余物以暴露第一半導體層340的剩余部分的上部表面342。
第十步驟110之后，第一變化10a到達第十一步驟130。參閱圖1C和圖8，在第十一步驟130中，形成半導體間隔層390。半導體間隔層390具有大體均勻的厚度，并且在埋入式汲極氧化層380的上部表面和暴露側(cè)面以及第一半導體層340的剩余部分的上部表面342上延伸。半導體間隔層390具有上部表面394。給定埋入式汲極氧化層380的上部表面382與上部表面342之間的高度差，且給定半導體間隔層390的至少大體均勻的厚度，將多個凹槽392形成于第一半導體層340的剩余部分的上部表面342上。每一凹槽392具有大體上等于相鄰埋入式汲極370之間的間隔并且還大體等于埋入式汲極氧化層380的相鄰島狀結(jié)構(gòu)之間間隔的寬度W1。
參閱圖9且繼續(xù)參閱圖1C，在第十二步驟140中，將氧化層400形成于半導體間隔層390的頂部上。氧化層400具有至少足以填充所述多個凹槽392的每一個的厚度。參閱圖10，在第十三步驟150中，移除形成于半導體間隔層390頂部上的氧化層400的一部分，以暴露半導體間隔層的一部分(優(yōu)選為上部表面394)，但將氧化層的剩余部分402留在所述多個凹槽392中?？山逵筛鞣N方法完成移除。在并入第一變化10a的優(yōu)選制程中，使用常規(guī)蝕刻制程152來完成移除氧化層400的一部分的步驟。
參閱圖11，在第十四步驟160中，移除半導體間隔層390的一部分以暴露埋入式汲極氧化層380的頂部。因此而形成半導體間隔結(jié)構(gòu)398a，其用作第一半導體層340的導電延伸?？墒褂贸Ｒ?guī)濕式蝕刻制程或常規(guī)干式蝕刻制程來執(zhí)行第十四步驟160。參閱圖1C、1D和12，第十四步驟160之后，第一變化10a進行到第十五步驟190。在此第十五步驟190中，移除氧化層400的剩余部分402和埋入式汲極氧化層380的一部分，以暴露半導體間隔層390的剩余物(半導體間隔結(jié)構(gòu)398a)，包括所述多個凹槽392的每一個的內(nèi)部表面396。在第十五步驟190的優(yōu)選變化190a中，移除埋入式汲極氧化層380的上部部分直到足以暴露第一半導體層340一部分的深度。可藉由控制埋入式汲極氧化層380所蝕刻的深度來控制所獲得的閘極耦合比。也就是說，第一半導體層的上部表面342下方移除埋入式汲極氧化層越多，暴露第一半導體層越多，從而增加浮置閘極與控制閘極之間的接觸面積，且因此增加閘極耦合比。
繼續(xù)參閱圖1D并且還參閱圖13，在第十六步驟200，將絕緣堆疊結(jié)構(gòu)410形成于半導體間隔結(jié)構(gòu)398a、埋入式汲極氧化層380的暴露表面和第一半導體層340的暴露部分上。絕緣堆疊結(jié)構(gòu)410優(yōu)選為此項技術(shù)中常規(guī)已知為“ONO”層的結(jié)構(gòu)。優(yōu)選使用常規(guī)材料并使用此項技術(shù)中眾所周知的常規(guī)技術(shù)來形成絕緣堆疊結(jié)構(gòu)410，并且由于絕緣堆疊結(jié)構(gòu)410是常規(guī)的，所以進一步描述是不必要的，且為了簡潔而省略。繼續(xù)參閱圖13，在第十七步驟210中，將第二半導體層420形成于絕緣堆疊結(jié)構(gòu)410的頂部上。第二半導體層420形成快閃記憶體元件的控制閘極。
繼續(xù)參閱圖13，半導體間隔結(jié)構(gòu)398a顯著增加浮置閘極(第一半導體層340)與控制閘極(第二半導體層420)之間電連通的有效面積，因此增加閘極耦合比。
現(xiàn)參閱圖1A至1D、圖14至16和26，第二變化10b包括第一變化10a的第一至第十一步驟20至130。然而，在第二變化10b中，第十一步驟130到達第十八步驟170。在第十八步驟170中，使用干式、非等向性蝕刻制程以移除半導體間隔層390的一部分。由于所述制程為非等向性的，如圖14所示，所以暴露埋入式汲極氧化層380的上部表面382，以及第一半導體層340的上部表面342。參閱圖15，在第十九步驟180中，移除埋入式汲極氧化層的上部部分，優(yōu)選直到足以暴露第一半導體層340的一部分的深度。因此形成包含兩個側(cè)面但沒有底部連接所述側(cè)面(與半導體間隔層398a相反)的半導體間隔結(jié)構(gòu)398b。在第十五步驟190中，藉由控制埋入式汲極氧化層380所蝕刻的深度可部分控制閘極耦合比。最終，參閱圖1D和16，從第十九步驟180，第二變化10b的制程進行到第一變化10a的第十六步驟200和第十七步驟210，因此制成具有增加的閘極耦合比的快閃記憶體元件。
現(xiàn)參閱圖1A至1D、17、18和26，第三變化10c包括第一變化10a的第一步驟20至第十七步驟210。然而，在第三變化10c中，使用常規(guī)研磨制程154來執(zhí)行第十三步驟150，以移除形成于半導體間隔層390的頂部上的氧化層400的部分，直到與半導體間隔層390的上部表面394大體對應的深度，并將氧化層400的剩余部分402留在所述多個凹槽392內(nèi)。步驟150和制程154之后，第三變化10c的制程到達步驟160。在制程154之后的第三變化10c的步驟相同于第一變化10a的第十四步驟160至第十七步驟210(包括圖18中所示的步驟160)。
現(xiàn)參閱圖1A至1D、19和26，類似于第三變化10c的第四變化10d也包括第一變化10a的第一步驟20至第十七步驟210。類似于第三變化10c，在第四變化10d中，使用常規(guī)研磨制程156來執(zhí)行第十三步驟150以移除半導體間隔層390。然而，執(zhí)行研磨制程156，直到與埋入式汲極氧化層380的上部表面382大體對應的深度。步驟150和制程156之后，第四變化10d的制程到達步驟190。制程156之后的第四變化10d的步驟相同于第一變化10a的第十五步驟190至第十七步驟210。
現(xiàn)參閱圖1A至1D和圖20至26，第五變化10e包括第一變化10a的第一步驟20至第十步驟110。然而，第五變化10e的制程到達第二十步驟120。在第二十步驟120中，優(yōu)選藉由原生氧化物移除制程來移除埋入式汲極氧化層380的每一島狀結(jié)構(gòu)的外部表面。第二十步驟120之后是第十一步驟130至第十七步驟210，以形成快閃記憶體元件，且圖21至25反映步驟140(圖21)、150(圖22，使用制程152)、160(圖23)、190(圖24，使用制程190b)、以及步驟200和210(圖25)。特定參閱圖23，第十四步驟160之后，所形成的半導體間隔結(jié)構(gòu)398e每一個都具有寬度W2。寬度W2大于有關(guān)第一變化10a至第四變化10d的寬度W1。與分別關(guān)聯(lián)于第一變化10a至第四變化10d的半導體間隔結(jié)構(gòu)398a至398d相比，所形成的半導體間隔結(jié)構(gòu)398e較大，且具有更多的表面面積。由于第二十步驟120，寬度W2大于埋入式汲極氧化層島狀結(jié)構(gòu)的寬度，并且還大于相鄰埋入式汲極370之間的間隔。因此，半導體間隔結(jié)構(gòu)398e制造得更寬(且半導體間隔結(jié)構(gòu)398e(浮置閘極的部分)與第二半導體層420(控制閘極)之間的接觸面積增加)而不影響相鄰埋入式汲極370之間的間隔。在第五變化10e中，優(yōu)選地使用制程190b來執(zhí)行第十五步驟190中埋入式汲極氧化層380的移除，以蝕刻埋入式汲極氧化層380直到小于第一半導體層340的上部表面342的深度。
提供圖26以協(xié)助讀者了解本發(fā)明的方法的第一變化10a至第五10e之間的關(guān)系。
因此揭示一種制造快閃記憶體元件的方法。提供具有增加的閘極耦合比的快閃記憶體元件的方法提供更大的處理靈活性，并且不需要減小埋入式汲極半導體空間。
雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視權(quán)利要求所界定為準。
權(quán)利要求
1.一種制造快閃記憶體元件的方法，其特征在于所述快閃記憶體元件包括半導體間隔層，所述半導體間隔層與第一半導體層可操作地接觸以形成浮置閘極，所述制造快閃記憶體元件的方法包含形成所述第一半導體層；在所述第一半導體層的頂部上形成包括多個凹槽的所述半導體間隔層；在所述半導體間隔層的頂部上形成氧化層；以及移除所述氧化層以形成半導體間隔結(jié)構(gòu)，并暴露所述凹槽的每一個的內(nèi)部表面。
2.如權(quán)利要求1所述的制造快閃記憶體元件的方法而形成的快閃記憶體元件。
3.一種制造快閃記憶體元件的方法，其特征在于包含提供板線，所述板線與第一半導體層可操作地接觸以形成浮置閘極，所述板線具有多個凹槽，其中使用濕式蝕刻制程來制造所述板線。
4.如權(quán)利要求3所述的制造快閃記憶體元件的方法而形成的快閃記憶體元件。
5.一種制造快閃記憶體元件的方法，其特征在于包含提供半導體基底；在所述半導體基底上形成介電層；在所述介電層上形成第一半導體層；在所述第一半導體層上形成絕緣層；在所述基底中形成多個埋入式汲極；提供形成多個島狀結(jié)構(gòu)的埋入式汲極氧化層，每一所述島狀結(jié)構(gòu)定位于所述埋入式汲極的一個的頂部上，且每一所述島狀結(jié)構(gòu)都具有在所述第一半導體層的剩余部分的上部表面上延伸的上部表面；移除所述絕緣層以暴露所述第一半導體層的剩余部分的上部表面；在所述島狀結(jié)構(gòu)的上部表面的頂部和所述第一半導體層的剩余部分上形成具有大體均勻厚度的半導體間隔層，在所述第一半導體層的剩余部分上形成多個凹槽；在所述半導體間隔層的頂部上形成足夠的厚度的氧化層，以填充所述凹槽的每一個；移除形成于所述半導體間隔層的頂部上的所述氧化層的一部分，以暴露所述半導體間隔層的一部分，但將所述氧化層的剩余部分留在所述凹槽中；移除所述半導體間隔層的一部分以暴露所述島狀結(jié)構(gòu)的上部表面；以及移除形成于所述半導體間隔層的頂部上的所述氧化層的剩余物和所述埋入式汲極氧化層的一部分，以暴露包括所述凹槽的每一個的內(nèi)部表面的所述半導體間隔層的剩余物和所述第一半導體層的一部分。
6.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于進一步包含在所述埋入式汲極氧化層、所述第一半導體層和所述半導體間隔層的暴露部分上形成絕緣堆疊結(jié)構(gòu)；以及在所述絕緣堆疊結(jié)構(gòu)的頂部上形成第二半導體層。
7.如權(quán)利要求6所述的制造快閃記憶體元件的方法，其特征在于其中所述第二半導體層形成控制閘極。
8.如權(quán)利要求6所述的制造快閃記憶體元件的方法，其特征在于其中所述第一半導體層、所述半導體間隔層和所述第二半導體層每一個都由多晶硅形成。
9.如權(quán)利要求6所述的制造快閃記憶體元件的方法，其特征在于其中所述絕緣堆疊結(jié)構(gòu)是氧化物-氮化物-氧化物結(jié)構(gòu)。
10.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于進一步包含在所述島狀結(jié)構(gòu)的頂部上形成所述半導體間隔層之前，移除所述島狀結(jié)構(gòu)的每一個的外部部分。
11.如權(quán)利要求10所述的制造快閃記憶體元件的方法，其特征在于其中使用清潔制程來執(zhí)行移除所述島狀結(jié)構(gòu)的每一個的外部部分。
12.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于其中使用研磨制程來執(zhí)行移除形成于所述半導體間隔層的頂部上的所述氧化層的一部分，以暴露所述半導體間隔層的一部分。
13.如權(quán)利要求12所述的制造快閃記憶體元件的方法，其特征在于其中所述研磨制程移除所述氧化層向下直到所述半導體間隔層，但大體上不移除所述半導體間隔層。
14.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于其中所述絕緣層由氮化硅形成。
15.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于其中所述介電層由二氧化硅形成。
16.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于進一步包含藉由使用蝕刻制程來移除所述第一半導體層的一部分，以暴露所述介電層的一部分。
17.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于其中使用蝕刻制程來執(zhí)行移除所述半導體間隔層的一部分。
18.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于其中使用蝕刻制程來執(zhí)行移除形成于所述半導體間隔層的頂部上的所述氧化層的一部分以暴露所述半導體間隔層的一部分，和移除所述半導體間隔層的一部分以暴露所述島狀結(jié)構(gòu)的上部表面。
19.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于其中使用研磨制程來執(zhí)行移除形成于所述半導體間隔層的頂部上的所述氧化層的一部分以暴露所述半導體間隔層的一部分，和移除所述半導體間隔層的一部分以暴露所述埋入式汲極氧化層的上部表面。
20.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于其中控制移除形成于所述半導體間隔層的頂部上的所述氧化層的剩余物和所述埋入式汲極氧化層的一部分，以移除預定量的所述氧化層直到預定深度而獲得預定的閘極耦合比。
21.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于其中所述第一半導體層和所述半導體間隔層共同形成浮置閘極。
22.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于其進一步包含移除所述絕緣層的一部分，包括在所述絕緣層的頂部上形成光阻層；圖案化所述光阻層；以及將經(jīng)圖案化的所述光阻層用作用于蝕刻制程的蝕刻罩幕，以移除所述絕緣層的一部分。
23.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于其中使用沉積制程來執(zhí)行形成所述埋入式汲極氧化層。
24.如權(quán)利要求5所述的制造快閃記憶體元件的方法，其特征在于進一步包含使用化學機械研磨平坦化技術(shù)對所述島狀結(jié)構(gòu)的上部表面和所述絕緣層進行研磨。
25.如權(quán)利要求5所述的制造快閃記憶體元件的方法而形成的快閃記憶體元件。
26.一種制造快閃記憶體元件的方法，其特征在于包含提供半導體基底；在所述半導體基底上形成介電層；在所述介電層上形成第一半導體層；在所述第一半導體層上形成絕緣層；在所述基底中形成多個埋入式汲極；形成多個埋入式汲極氧化層島狀結(jié)構(gòu)，所述埋入式汲極的每一個的頂部上都具有一個所述埋入式汲極氧化層島狀結(jié)構(gòu)，所述埋入式汲極氧化層島狀結(jié)構(gòu)的每一個都具有在所述第一半導體層的剩余部分的上部表面上延伸的上部表面；移除所述絕緣層以暴露所述第一半導體層的剩余部分的上部表面；在所述埋入式汲極氧化層島狀結(jié)構(gòu)的上部表面的頂部和所述第一半導體層的剩余部分上形成具有大體均勻厚度的半導體間隔層，在所述第一半導體層的剩余部分上形成多個凹槽，每一所述凹槽都包括暴露的內(nèi)部表面；移除所述半導體間隔層的一部分以暴露所述埋入式汲極氧化層島狀結(jié)構(gòu)的上部表面和所述第一半導體層的上部表面的至少一部分；以及移除所述埋入式汲極氧化層島狀結(jié)構(gòu)的一部分，以暴露所述半導體間隔層的剩余物。
27.如權(quán)利要求26所述的制造快閃記憶體元件的方法，其特征在于進一步包含在所述埋入式汲極氧化層島狀結(jié)構(gòu)、所述第一半導體層和所述半導體間隔層的暴露部分上形成絕緣堆疊結(jié)構(gòu)；以及在所述絕緣堆疊結(jié)構(gòu)的頂部上形成第二半導體層。
28.如權(quán)利要求26所述的制造快閃記憶體元件的方法，其特征在于其中在移除所述埋入式汲極氧化層島狀結(jié)構(gòu)的一部分中，移除足夠量的所述埋入式汲極氧化層島狀結(jié)構(gòu)以暴露所述第一半導體層的一部分。
29.如權(quán)利要求26所述的制造快閃記憶體元件的方法，其特征在于其中使用蝕刻制程來執(zhí)行移除所述半導體間隔層的部分。
30.如權(quán)利要求26所述的制造快閃記憶體元件的方法，其特征在于其中使用研磨制程來執(zhí)行移除所述半導體間隔層的部分。
31.如權(quán)利要求26所述的制造快閃記憶體元件的方法而形成的快閃記憶體元件。
全文摘要
一種制造具有增加的閘極耦合比的快閃記憶體元件的方法，此方法是先在基底上形成第一半導體層。然后，在所述第一半導體層的頂部上形成半導體間隔層。所述半導體間隔層包括多個凹槽。所述方法提供半導體間隔結(jié)構(gòu)，用以增加所述快閃記憶體元件的浮置閘極與控制閘極之間的接觸面積。
文檔編號H01L21/28GK101071792SQ20061011153
公開日2007年11月14日 申請日期2006年8月23日 優(yōu)先權(quán)日2006年5月12日
發(fā)明者羅闐軒, 吳俊沛 申請人:旺宏電子股份有限公司