技術編號：40575350
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發(fā)明涉及高速信號處理，尤其涉及一種校準電路及方法。背景技術、芯片的數字電路和模擬電路之間存在大量的控制總線。通常，控制總線是根據一個時鐘或狀態(tài)機在一些時間點進行更新的。但是，由于控制總線的電路路徑、驅動能力等因素不同，到達目標電路時控制總線各個位置會顯示不同的延時從而導致總線延時時鐘偏移。因此，亟需一種低功耗的校準電路設計來消除控制總線信號之間時鐘偏移。技術實現思路、本公開提供了一種校準電路及方法。、根據本公開的第一方面，提供一種校準電路，用于消除控制總線信號之間的時鐘偏移，該電路包括：...
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