專利名稱：電荷注入感測放大器電路的制作方法
電荷注入感測放大器電路
相關(guān)串請的交叉引用
本申請要求于2011年7月18日提交的美國實用新型申請No. 13/184，836的優(yōu)先 權(quán)以及于2010年7月16日提交的美國臨時申請No. 61/365,241的權(quán)益。通過整體引用的 方式將以上申請的公開內(nèi)容合并如本文。技術(shù)領(lǐng)域
本公開內(nèi)容涉及半導(dǎo)體鎖存器，尤其涉及電荷注入感測放大器邏輯。
背景技術(shù)：
這里為了總體上給出本公開內(nèi)容的背景的目的而提供了背景技術(shù)描述。至于在此 背景技術(shù)部分中所描述的工作以及在提交時可能無法被視為現(xiàn)有技術(shù)的描述方面，當(dāng)前署 名的發(fā)明人的工作既未明確也未隱含地被認可作為相對于本公開內(nèi)容的現(xiàn)有技術(shù)。
現(xiàn)在參考圖1A，給出了同步邏輯的高層功能框圖。邏輯100接收一個或多個輸入。 邏輯100可以包括組合邏輯，諸如邏輯門的排列。邏輯100可以具有一個或多個輸出，其中 一個輸出被示出為由觸發(fā)器104所接收?；谒邮盏臅r鐘信號CK，觸發(fā)器104對來自邏 輯100的輸出的值進行鎖存。該鎖存值隨后在觸發(fā)器104的輸出呈現(xiàn)。
當(dāng)邏輯100具有多于一個的輸出時，可以使用包括觸發(fā)器104在內(nèi)的多個觸發(fā)器。 在流水線系統(tǒng)中，在流水線的每個級之間可以存在一個或多個觸發(fā)器。在這樣的示例中，圖1A可以表示流水線的一個級，其中到邏輯100的輸入從之前的級的觸發(fā)器接收，并且觸發(fā) 器104的輸出被提供至流水線的隨后級中的邏輯。
現(xiàn)在參考圖1B，給出了組合邏輯的電路圖。例如，圖1B的組件可以包括在圖1A 的邏輯100中。金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET) 110包括接收輸入Al的柵極。 MOSFET 114包括接收輸入信號A2的柵極。輸入信號Al還被MOSFET 118的柵極所接收，而 輸入信號A2還被MOSFET 122的柵極所接收。
MOSFET 118和122的源極連接至電源VDD。MOSFET 110和114串聯(lián)連接，MOSFET 114的源極連接至接地電勢，并且MOSFET 110的漏極連接至MOSFET 118和122的源極。 MOSFET 110的漏極被提供作為輸出，標記為D。輸出D是輸入Al和A2的邏輯NAND (與非)。 MOSFET 110 和 114 是 N 溝道 M0SFET，而 MOSFET 118 和 122 是 P 溝道 M0SFET。
現(xiàn)在參考圖2A，給出了主從觸發(fā)器的功能示意圖。僅作為示例，圖2A的觸發(fā)器可 以被用作圖1A的觸發(fā)器104。圖2A和2B是使用靜態(tài)邏輯原理的觸發(fā)器的示例。邏輯信 號D在MOSFET 140和MOSFET 144的第一端子被接收。MOSFET 140和144的第二端子連接 至反相器148的輸入。反相器148的輸入連接至反相器152的輸入。反相器152的輸出連 接至反相器148的輸入。觸發(fā)器的主部分156包括MOSFET 140和144以及反相器148和 152。
觸發(fā)器的從部分160在MOSFET 164和168的第一端子接收反相器148的輸出。 MOSFET 164和168的第二端子連接至反相器172的輸入。反相器172的輸出連接至反相器176的輸入。反相器176的輸出連接至反相器172的輸入。反相器172的輸出從觸發(fā)器輸 出，并且根據(jù)慣例而被標記為Q。時鐘信號CK被MOSFET 144和164的柵極所接收。反相器 180將時鐘信號CK的反轉(zhuǎn)形式提供至MOSFET 140和168的柵極。
MOSFET 140 和 164 是 N 溝道M0SFET，而 MOSFET 144 和 168 是 P 溝道M0SFET。共同 地，MOSFET 140和144形成由時鐘信號CK所控制的通過門(pass gate)。類似地，MOSFET 164和168也形成通過門。當(dāng)時鐘信號CK為低時，輸入信號D通過MOSFET 140和144所形 成的通過門并且被反相器148和152緩存并反轉(zhuǎn)。
當(dāng)時鐘信號變換為高時，MOSFET 164和168所形成的通過門將主部分156的輸出 連接至反相器172和176。與此同時，MOSFET 140和144所形成的通過門開始阻止信號D 以使得信號D的變化不在主部分156的輸出上反映。反相器172的輸出Q因此保留了在時 鐘CK的之前的上升沿處所捕捉的D的值。當(dāng)時鐘信號CK下降時，MOSFET164和168所形 成的通過門阻止來自主部分156的輸出的信號，并且Q的值因此得以保持直至?xí)r鐘信號CK 再次上升。
反相器148、152、172和176可以共享類似的結(jié)構(gòu)。僅作為示例，該結(jié)構(gòu)可以包括 串聯(lián)連接的N溝道MOSFET和P溝道M0SFET，其中反相器輸入連接至MOSFET的柵極并且反 相器輸出連接至MOSFET之間的節(jié)點。
現(xiàn)在參考圖2B，示出了主從觸發(fā)器的另一種實施方式。時鐘信號CK和反相器200 所生成的反相時鐘信號分別被MOSFET 204和MOSFET 280的柵極所接收。輸入D被MOSFET 204和208的第一端子所接收，并且MOSFET 204和208的第二端子被連接至與反相器216 串聯(lián)連接的反相器212。反相器216的輸出經(jīng)由MOSFET 220和224所形成的通過門而連 接至反相器212的輸入。MOSFET 220和224的柵極分別接收時鐘信號CK和反相的時鐘信 號。
反相器216的輸出經(jīng)由MOSFET 232和236所形成的通過門而被提供至反相器 228。MOSFET 232和236的柵極分別接收時鐘信號CK和反相時鐘信號。反相器240接收 來自反相器228的輸出并且經(jīng)由MOSFET 244和248所形成的通過門將信號輸出至反相器 228的輸入。MOSFET 244和248的柵極分別接收反相時鐘信號和時鐘信號。反相器240的 輸出被標記為Q。與圖2A相比，圖2B包括兩個額外的通過門。MOSFET 220和224所形成 的通過門使得反相器212和216能夠創(chuàng)建保留反相器212的輸入和反相器216的輸出的值 的回路。
現(xiàn)在參考圖2C，給出了使用動態(tài)原理的觸發(fā)器。時鐘信號CK被MOSFET 280的柵極 和反相器284所接收。反相器284的輸出被向NAND門292提供輸出的反相器288所接收。 時鐘信號CK還被MOSFET 296和300所接收。輸入信號D被MOSFET 304所接收。MOSFET 296的源極連接至電源VDD，并且MOSFET 280的源極連接至接地電勢。MOSFET 308串聯(lián)連 接在MOSFET 296和304之間，而MOSFET 304則串聯(lián)連接在MOSFET 308和280之間。
MOSFET 308的柵極接收NAND門292的輸出。MOSFET 296和308之間的節(jié)點連接 至NAND門292的第二輸入、反相器312的輸入以及MOSFET 316和320的柵極。反相器312 的輸出被提供至反相器324的輸入。反相器324的輸出被回接至反相器312的輸入。
MOSFET 316的源極連接至接地端，而MOSFET 320的源極則連接至VddijMOSFET 300 串聯(lián)連接在MOSFET 320和316之間。MOSFET 320和300之間的節(jié)點連接至反相器328的輸入。反相器328的輸出連接至反相器332的輸入，而反相器332的輸出則回接至反相器 328的輸入。反相器332的輸出被標記為輸出Q，而反相器328的輸出則是Q的邏輯補數(shù)， 被標記為g。雖然圖2A和2B描繪了靜態(tài)邏輯，其中輸入信號簡單地被選擇性地經(jīng)由通過門 互相連接的反饋回路進行鎖存，但是圖2C的動態(tài)邏輯依賴于動態(tài)節(jié)點的評估。反相器324 的輸出和反相器312的輸入被連接至動態(tài)節(jié)點，并且動態(tài)節(jié)點上的電壓受信號D影響。通 過將結(jié)果鎖存為基于動態(tài)節(jié)點的輸出Q，輸入信號的值因此得以被確定和鎖存。
現(xiàn)在參考圖2D，給出了觸發(fā)器的另一個示例。輸入D被MOSFET 350的柵極所接 收，而輸入D的邏輯補數(shù)則被MOSFET 354的柵極所接收。MOSFET 358將MOSFET 350和354 的源極選擇性地連接至接地電勢。MOSFET 358以及MOSFET 362和366的柵極由時鐘信號 CK所控制。MOSFET 362和366的源極連接至Vdd。MOSFET 370具有連接至Vdd的柵極并且 連接在MOSFET 350和354的漏極之間。
MOSFET 372 和 374 的源極連接至 VDD。MOSFET 378 串聯(lián)連接在 MOSFET 370 和 350 之間。MOSFET 382串聯(lián)連接在MOSFET 354和374之間。MOSFET 372和378的柵極連接至 MOSFET 374和382之間的節(jié)點。類似地，MOSFET 374和382的柵極連接至MOSFET 372和 378之間的節(jié)點。
MOSFET 372和378之間的節(jié)點連接至MOSFET 366的漏極以及NAND門386的第一 輸入。MOSFET 374和382之間的節(jié)點連接至MOSFET 362的漏極以及NAND門390的第一輸 入。NAND門386的第二輸入連接至NAND門390的輸出。類似地，NAND門390的第二輸入 連接至NAND門386的輸出。
結(jié)果，NAND門386和390形成了置位-復(fù)位(SR)鎖存器，并且到NAND門386和 390的第一輸入分別被標記為友和及。NAND門386的輸出為Q，而NAND門390的輸出為邏輯 補數(shù)，被標記為&。在圖2D中，觸發(fā)器類似于具有輸入信號D及其邏輯補數(shù)的輸入的差分放 大器那樣進行操作。該差分放大器的輸出被標記為5和互，并且分別作為置位和復(fù)位信號而 被連接至SR鎖存器。該差分放大器因此對該SR鎖存器進行控制以響應(yīng)于輸入信號D輸出 適當(dāng)信號Q。發(fā)明內(nèi)容
一種觸發(fā)器電路，包括電荷注入模塊、感測放大器模塊和鎖存器模塊。該電荷注入 模塊被配置為響應(yīng)于時鐘信號從電源向第一節(jié)點選擇性地提供電荷。該感測放大器模塊被 配置為在電荷注入模塊向第一節(jié)點提供電荷的同時響應(yīng)于檢測到第一節(jié)點的電壓越過閾 值而調(diào)節(jié)第二節(jié)點的電壓。該鎖存器模塊被配置為響應(yīng)于時鐘信號存儲基于第二節(jié)點的電 壓的值。該鎖存器模塊還被配置為提供該值作為該觸發(fā)器電路的輸出。
在其它特征中，該觸發(fā)器電路進一步包括注入控制模塊，其被配置為響應(yīng)于時鐘 信號生成注入使能信號。該電荷注入模塊被配置為響應(yīng)于注入使能信號的生成而向第一節(jié) 點提供電荷。該注入控制模塊被配置為響應(yīng)于第二節(jié)點達到預(yù)定狀態(tài)而停止生成注入使能 信號。該感測放大器模塊包括被配置為生成反饋信號的反饋模塊，其中該注入控制模塊被 配置為響應(yīng)于反饋信號的生成而停止生成注入使能信號。該感測放大器模塊包括被配置為 響應(yīng)于時鐘信號和反饋信號選擇性地生成經(jīng)門控的時鐘信號的時鐘門控模塊，以及被配置 為響應(yīng)于經(jīng)門控的時鐘信號將第二節(jié)點選擇性地連接至第一節(jié)點的隔離模塊。
在再其它的特征中，該感測放大器模塊包括第二節(jié)點調(diào)節(jié)模塊，其被配置為響應(yīng) 于第二節(jié)點的電壓下降至低于閾值而將第二節(jié)點連接至第二電源。該感測放大器模塊包括 被配置為選擇性地生成反饋信號的反饋模塊。該電荷注入模塊被配置為在反饋信號被生成 或者第二節(jié)點的電壓下降至低于閾值時停止向電荷存儲節(jié)點提供電荷。該反饋模塊被配置 為在第二節(jié)點的電壓下降至低于閾值時延緩生成反饋信號。該鎖存器模塊被配置為響應(yīng)于 時鐘信號的延遲形式的預(yù)定邊沿而存儲對應(yīng)于第二節(jié)點處的信號的值，其中該預(yù)定邊沿是 上升沿和下降沿之一。
在另外的特征中，一種電路包括觸發(fā)器電路和響應(yīng)于至少一個輸入信號而在第一 節(jié)點和第二電源之間選擇性地創(chuàng)建低電阻路徑的組合邏輯。該第二電源的電壓小于電源的 電壓。
—種對觸發(fā)器電路進行操作的方法包括響應(yīng)于時鐘信號從電源向第一節(jié)點選擇 性地提供電荷。該方法進一步包括在向第一節(jié)點提供電荷的同時響應(yīng)于檢測到第一節(jié)點的 電壓越過閾值而調(diào)節(jié)第二節(jié)點的電壓。該方法進一步包括響應(yīng)于時鐘信號而存儲基于第二 節(jié)點的電壓的值。該方法進一步包括提供該值作為觸發(fā)器電路的輸出。
本公開內(nèi)容另外的應(yīng)用領(lǐng)域?qū)⒏鶕?jù)詳細描述、權(quán)利要求和附圖而變得清楚。詳細 描述和具體示例意在僅出于說明的目的而并非意在對本公開內(nèi)容的范圍進行限制。


本公開內(nèi)容將從詳細描述和附圖而得到更為全面地理解，其中
圖1A是根據(jù)現(xiàn)有技術(shù)的同步邏輯的高層功能框圖1B是根據(jù)現(xiàn)有技術(shù)的組合邏輯的電路圖2A是根據(jù)現(xiàn)有技術(shù)的主從觸發(fā)器的電路圖2B是根據(jù)現(xiàn)有技術(shù)的主從觸發(fā)器的另一種實施方式的電路圖2C是根據(jù)現(xiàn)有技術(shù)原理的使用動態(tài)原理的觸發(fā)器的電路圖2D是根據(jù)現(xiàn)有技術(shù)的觸發(fā)器的另一個示例的電路圖3A-3C是用來描述各種類型的觸發(fā)器設(shè)計的基于流體的類比圖示；
圖4A是評估和感測電路的實施方式的示例的電路圖4B是描述電荷注入觸發(fā)器的操作示例的流程圖5A是組合邏輯的示例的電路圖5B是簡化組合邏輯電路的電路題6A-6C是基于圖4A的電路實施方式的信號跟蹤的示例；
圖7A-7C是針對不同輸入信號的與圖6A-6C相類似的信號跟蹤示例；
圖8A是靜態(tài)組合邏輯的電路圖8B是靜態(tài)觸發(fā)器的電路圖9A是動態(tài)觸發(fā)器的邏輯的電路圖9B是動態(tài)觸發(fā)器的電路圖1OA是隨電荷注入觸發(fā)器使用的組合邏輯的實施方式的電路圖1OB是電荷注入觸發(fā)器的實施方式的電路圖；以及
圖11是通過對圖8-10所示的電路進行仿真而得出的性能結(jié)果的圖形比較。
具體實施方式
以下描述其實質(zhì)上僅是說明性的而并非意在以任何方式對本公開內(nèi)容、其應(yīng)用或 使用進行限制。出于清楚的目的，在圖中將使用相同的附圖標記來標識類似要素。如這里 所使用的，使用非排他性邏輯或，術(shù)語A、B和C中的至少一個應(yīng)當(dāng)被理解為意味著邏輯(A 或B或C)。應(yīng)當(dāng)理解的是，方法內(nèi)的步驟可以以不同順序執(zhí)行而并不改變本公開內(nèi)容的原理。
如這里所使用的，術(shù)語模塊可以是指、作為其一部分或者包括專用集成電路 (ASIC);電子電路；組合邏輯電路；現(xiàn)場可編程門陣列(FPGA);執(zhí)行代碼的處理器(共享 的、專用的或群組)；提供所描述功能的其它適當(dāng)組件；或者諸如在片上系統(tǒng)中以上一些或 全部的組合。
觸發(fā)器在許多數(shù)字集成電路中是重要的構(gòu)建模塊。在任何給定設(shè)計中都可以使用 大量觸發(fā)器。例如，流水線結(jié)構(gòu)對于每個流水線級可能需要一組觸發(fā)器，包括用于所處理的 每個比特的觸發(fā)器。觸發(fā)器的參數(shù)因此可以顯著影響整體裝置的參數(shù)。例如，裝置的整體 面積、速度、功耗和噪聲容忍度都可能被觸發(fā)器的相應(yīng)參數(shù)所影響。
當(dāng)與靜態(tài)邏輯和動態(tài)邏輯相比較時，本公開內(nèi)容的電荷注入感測邏輯可能具有更 好的參數(shù)，諸如更小的面積和/或更低的功率。圖3A-3C給出了靜態(tài)、動態(tài)和電荷注入邏輯 的操作的高層類比。圖4A是實施電荷注入邏輯的觸發(fā)器的示例，并且圖4B是圖4A的觸發(fā) 器的操作示例。圖5是能夠置于圖4A的觸發(fā)器的輸入處的組合邏輯的示例，圖6和7描繪 了圖4的觸發(fā)器的實施方式的操作。圖8-10給出了觸發(fā)器的可替換實施方式和基于共用 真值表的組合邏輯。圖11給出了圖8-10中所給出電路的仿真的實證比較。
現(xiàn)在參考圖3A-3C，使用流體類比來描述各種類型的觸發(fā)器設(shè)計。正如任意類比那 樣，關(guān)系僅是近似的并且這些類比僅出于說明的目的而給出。在圖3A中，描繪了靜態(tài)邏輯。 組合邏輯400 (例如，包括邏輯門)接收輸入并且輸出數(shù)字值。該數(shù)字值控制泵404。當(dāng)數(shù) 字值有效時，泵404將流體泵入保存容器408。保存容器408中流體的高水平對應(yīng)于邏輯值 I，而流體的低值則可以對應(yīng)于邏輯值O。
組合邏輯400的邏輯補數(shù)_ 412控制第二泵416。當(dāng)數(shù)字值的邏輯補數(shù)有效時， 第二泵416將流體泵出保存容器408。因此，當(dāng)輸入使得組合邏輯400對有效值進行評估 時，泵404將流體泵入保存容器并且第二泵416被無效，這使得流體填充保存容器408。這 對應(yīng)于值I。當(dāng)輸入使得組合邏輯對無效值(諸如低有效配置中的零)進行評估時，第二 泵416將流體泵出保存容器408并且泵404被無效。保存容器408因此排空流體，導(dǎo)致了 值O。
在圖3B中，示出了對應(yīng)于動態(tài)原理的示例。保存容器430具有其中定位有邏輯閥 432、434、436和438的排放管(drain)。每個邏輯閥可以對應(yīng)于一個邏輯輸入。保存容器 430在評估閥門448保持關(guān)閉的同時由龍頭444進行填充或預(yù)填充。結(jié)果，無論邏輯閥門是 打開還是關(guān)閉，保存容器430都被流體所填充。
—旦保存容器430被填充，龍頭444就被關(guān)閉并且評估閥448被打開。如果邏輯 閥432、434、436和438允許流體通過評估閥448從保存容器430排出，則將產(chǎn)生結(jié)果邏輯 零。否則，流體的預(yù)充水平將被保持，導(dǎo)致邏輯值I。在圖3B所示的示例中，保存容器430將在邏輯閥432和434都打開并且邏輯閥436和438中的至少一個打開時進行排放。在評 估閥448已經(jīng)被打開足夠長時間以允許保存容器430排空之后，評估閥448再次關(guān)閉以準 備隨后的預(yù)填充階段。
現(xiàn)在參考圖3C，保存容器460通過邏輯閥462、464、466和468進行排放。邏輯閥 462、464、466和468可以執(zhí)行與圖3B的邏輯閥432、434、436和438相類似的邏輯功能。然 而，在圖3C中，可以省去評估閥448。相反，在評估階段，流體通過龍頭472而被添加至保存 容器460。如果邏輯閥462、464、466和468不允許流體離開保存容器，則保存容器460將填 充至值邏輯I。否則，來自龍頭472的流體將簡單地從保存容器460排出，將保存容器460 保持在邏輯值O。
一旦已經(jīng)過去了保存容器460可能已經(jīng)被龍頭472填充的足夠時間，評估階段就 會結(jié)束。龍頭472被關(guān)閉，并且保存容器460中的值得以被確定。隨后，可以通過邏輯閥或 者通過諸如單獨排放閥或泵之類的另一種機制排出可能累積的任意流體，上述泵諸如第二 泵416。這使得保存容器460準備用于下一個評估階段。在一些實施方式中，用來填充保存 容器460的龍頭472可以具有比龍頭444更高的流速。這允許保存容器460更快地進行填 充以達到邏輯值1，這允許評估階段更短。
通過與電氣系統(tǒng)相比，流體對應(yīng)于電荷，并且晶體管或其它開關(guān)可以取代閥。另 外，可以包括離散電容和/或寄生電容的電容用作流體保存容器。晶體管還可以作為龍頭 運行，從電源提供電荷的?？梢栽趯?yīng)于圖3C的電荷注入邏輯中使用的反饋可能無法輕易 使用水的類比進行解釋，并且因此在下文中參考電路示意圖更為詳細地進行描述。
雖然圖3A的靜態(tài)邏輯是簡單明了的，但是靜態(tài)邏輯可能會表現(xiàn)出更高的延遲。諸 如圖3B所示的動態(tài)邏輯可能具有更大的功耗。圖3C的電荷注入邏輯可能具有比圖3B的 動態(tài)邏輯更低的功耗。此外，圖3C的電荷注入邏輯可以省去評估閥448，這減小了面積。圖 3B中的評估閥448的大小可以決定保存容器430能夠多快被排空，并且因此決定電路的速 度。結(jié)果，評估閥448可能需要相對大的面積，這使得在圖3C中去除它明顯節(jié)省了面積。
現(xiàn)在參考圖4A，給出了根據(jù)本公開內(nèi)容原理的觸發(fā)器的評估和感測電路的實施方 式。節(jié)點D被連接至諸如圖5A或5B中所示出并且在以下所描述的組合邏輯。節(jié)點D大致 對應(yīng)于圖3C的保存容器460和邏輯閥462之間的接合處。電荷注入電路500向節(jié)點D提 供電荷，并且大致對應(yīng)于圖3C的龍頭472。
電荷注入電路500由來自注入控制模塊504的注入使能信號所控制。在以下描述 中，注入使能信號是低有效信號。感測放大器(感測amp)模塊508對節(jié)點D處的電壓進行 放大，并且鎖存器模塊512對來自感測放大器模塊508的輸出進行鎖存。鎖存器模塊512 的輸出被不為Q。在各實施方式中，鎖存器模塊512也可以輸出邏輯補數(shù)Q。
在以下描述中，使用MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)。然而，本公開內(nèi) 容并不局限于M0SFET，并且可以使用包括其它類型的晶體管在內(nèi)的其它電子開關(guān)。MOSFET 包括三個端子，以下稱作柵極、源極和漏極。然而，當(dāng)使用其它器件時，這些端子可以分別被 稱作控制端子、第一端子和第二端子。MOSFET還具有主體端子，其可以結(jié)合至MOSFET的源 極。MOSFET可以是N溝道或P溝道，并且在圖中，P溝道MOSFET由與柵極相鄰的圓圈所指 示。N溝道MOSFET的主體可以結(jié)合至接地端或負電源，諸如Vss。類似地，P溝道MOSFET的 主體可以結(jié)合至正電源，諸如VDD。
以下所描述的反相器可以包括輸入和輸出，并且可以被實施為Vdd以及P溝道 MOSFET和N溝道MOSFET的接地端之間的串聯(lián)連接。在這樣的實施方式中，反相器的輸入 被連接至MOSFET的柵極，并且反相器的輸出被連接至MOSFET之間的節(jié)點。諸如NOR門和 NAND門之類的邏輯門也可以使用MOSFET來實施，諸如在圖1B的NAND門的示例中。雖然能 夠?qū)嵤┝硗獾妮斎耄浅橇硗庵赋?，否則以下所描述的邏輯門包括輸出以及第一和第 二輸入。
除非另外指出，否則電路在下文中被描述為高有效，其中高電壓被認為是值1(并 且被稱作高或開啟)，而低電壓被認為是值0(并且被稱作低或關(guān)閉)。本公開內(nèi)容并不局限 于此，并且可以隨低有效配置使用。另外，以下描述涉及在時鐘上升沿鎖存數(shù)據(jù)的觸發(fā)器。 而且，本公開內(nèi)容能夠在其它時刻進行工作，諸如在時鐘的下降沿。
電荷注入電路500包括MOSFET 520。MOSFET 520的源極連接至被稱作Vdd的電 源。MOSFET 520的漏極連接至輸入D。注入控制模塊504包括MOSFET 530、532、534、536、 538和540。M0SFET530的源極連接至VDD，而MOSFET 530的漏極連接至MOSFET 520的柵極 以及MOSFET 532、534和536的漏極。MOSFET 532和534的源極連接至Vdd。M0SFET536的 源極連接至MOSFET 538的漏極，而MOSFET 538的源極則連接至MOSFET 540的漏極。
MOSFET 540的源極連接至諸如接地端的較低電源。在以下描述中，使用術(shù)語接地 端并且在圖中示出了接地端符號。然而，作為接地端的替代，本公開內(nèi)容也可以隨諸如Vss 的電源使用，其可以是負電源。
感測放大器模塊508 包括 MOSFET 550、552、554、556、558、560、562、564 和 566。此 外，感測放大器模塊508包括反相器570、572、574、576、587和580以及NAND門584和586。 MOSFET 552的源極連接至節(jié)點D，并且MOSFET 552的漏極在節(jié)點DZB連接至MOSFET 550、 556和554的漏極。MOSFET 560、564、540和530的柵極以及反相器580的輸入也在節(jié)點 DZB進行連接。
MOSFET 550的源極連接至VDD，而MOSFET 550的柵極連接至反相器574的輸出。 反相器574的輸入連接至反相器572的輸出。反相器572的輸入接收時鐘信號CK。MOSFET 550以及反相器572和574可以共同被稱作上拉模塊590。上拉模塊590可以在時鐘信號 為低時將節(jié)點DZB拉起至高值，并且可以在時鐘信號變高之后使無效。
NAND門584的第一輸入接收時鐘信號并且NAND門584的第二輸入連接至VDD。將 第二輸入強制為高，NAND門584可以類似于反相器進行工作。NAND門584的輸出被反相器 570的輸入所接收。反相器570的輸出被提供至MOSFET 566和562的柵極。反相器570和 NAND門584可以共同被稱作時鐘延遲模塊594。時鐘延遲模塊594可以緩沖并延遲時鐘信 號。
NAND門586的第一輸入接收時鐘信號CK并且NAND門586的第二輸入連接至節(jié) 點DZ0節(jié)點DZ連接至MOSFET 554,532和538的柵極以及MOSFET 560,562和564的漏極。 NAND門586被稱作時鐘門控模塊598，其根據(jù)從節(jié)點DZ接收的反饋而選擇性地使得時鐘信 號通過。
NAND門586的輸出被反相器576和578的輸入所接收。反相器576的輸出連接至 MOSFET 552的柵極并且被稱作評估(EVAL)節(jié)點。共同地，MOSFET 552和反相器576被稱 作隔離模塊604。隔離模塊604將輸入D選擇性地連接至節(jié)點DZB。在各種實施方式中，隔離模塊604可以用諸如通過門之類的其它隔離裝置來替代。
反相器578的輸出連接至MOSFET 556的柵極。反相器580的輸出連接至MOSFET 558的柵極。MOSFET 558的漏極連接至MOSFET 556的源極并且MOSFET 556的源極連接 至接地端。共同地，MOSFET 554、556、568以及反相器578和580被稱作動態(tài)節(jié)點調(diào)節(jié)模塊 608。
M0SFET564的源極連接至MOSFET 566的漏極，并且MOSFET 566的源極連接至接地 端。MOSFET 560和562的源極連接至Vdd。共同地，MOSFET 560、562、564和566被稱作反 饋模塊612。反饋模塊512經(jīng)由節(jié)點DZ向時鐘門控模塊598、M0SFET 554和注入控制模塊 504提供反饋。如果節(jié)點DZ變低，則防止節(jié)點DZB變低，反之亦然。具體地，當(dāng)節(jié)點DZ變低 時，MOSFET 554被開啟，將節(jié)點DZB連接至VDD。類似地，當(dāng)節(jié)點DZB變低時，M0SFET560被 開啟，將節(jié)點DZ連接至Vdd。
如以下所討論的，動態(tài)節(jié)點調(diào)節(jié)模塊608的反相器580和M0SFET608向節(jié)點DZB提 供正反饋。當(dāng)節(jié)點DZB下降低于閾值時，反相器580的輸出變高，開啟MOSFET 558。MOSFET 558經(jīng)由MOSFET 556將節(jié)點DZB連接至接地端并且因此將節(jié)點DZB拉低。
鎖存器模塊512 包括 MOSFET 620、622、624、626、628、632、634、636、638、640、642 和644。鎖存器模塊512還包括反相器650和652。時鐘延遲模塊594的反相器570的輸 出連接至MOSFET 626、634和642的柵極以及連接至反相器650的輸入。感測放大器模塊 508的節(jié)點DZB連接至MOSFET 620,624,640和644的柵極。MOSFET 620和622的源極連接 至VDD，而MOSFET 620和622的漏極則連接至MOSFET 624的漏極以及來自鎖存器模塊512 的輸出Q。MOSFET 624的源極連接至MOSFET 626和628的漏極。MOSFET 626和628的源 極連接至接地端。
MOSFET 632的源極連接至VDD，并且MOSFET 632的漏極連接至MOSFET 634的源 極。MOSFET 634的源極連接至MOSFET 636、640和642的漏極以及反相器652的輸入。反 相器652的輸出連接至MOSFET 638、632、628和622的柵極。MOSFET 640的源極連接至VDD。 MOSFET 642的源極連接至MOSFET 644的漏極并且MOSFET 644的源極連接至接地端。鎖存 器模塊512基于時鐘CK的上升沿進行工作并且在評估階段完成是保留輸出Q。在節(jié)點DZB 被上拉模塊590在預(yù)充電階段期間預(yù)充電回到高電平的同時，鎖存器模塊512將輸出Q保 持在相同電平。鎖存器模塊512允許輸出Q在時鐘CK的下一個上升沿被修改。
現(xiàn)在參考圖4B，針對于圖4A相類似的觸發(fā)器示出了操作實例?？刂圃?54開始， 其中控制確定是否出現(xiàn)了時鐘的上升沿。如果是，則控制在656繼續(xù)；否則，控制返回654。 在其它實施方式中，可以使用時鐘的下降沿而不是時鐘的上升沿作為觸發(fā)。
在656，控制激活注入使能信號以開始電荷注入?？刂圃?58繼續(xù)，其中控制將電 荷共享節(jié)點D連接至動態(tài)節(jié)點DZB。控制在660繼續(xù)，其中控制確定動態(tài)節(jié)點DZB的電壓是 否已經(jīng)下降至低于閾值。如果是，則控制轉(zhuǎn)換至662 ;否則，控制轉(zhuǎn)換至664。
在662，控制將輸出Q鎖存在高值?？刂圃?66繼續(xù)，其中控制使得注入使能信號 無效以停止電荷注入。控制在668繼續(xù)，其中控制確定時鐘信號是否下降。如果是，則控制 轉(zhuǎn)換至670 ;否則，控制保持在668。在670，控制將動態(tài)節(jié)點DZB連接至電源以復(fù)位動態(tài)節(jié) 點DZB。此外，控制將電荷共享節(jié)點D從動態(tài)節(jié)點DZB斷開連接。控制隨后返回654。
在664，控制將輸出Q鎖存在低值?？刂圃?72繼續(xù)，其中控制將電荷共享節(jié)點D從動態(tài)節(jié)點DZB斷開連接。控制在674繼續(xù)，其中控制使得注入使能信號無效以停止電荷 注入?？刂齐S后返回654。
現(xiàn)在參考圖5A，示出了組合邏輯的示例。在各個實施方式中，在組合邏輯中使用 的MOSFET可以為相同類型，無論是N溝道還是P溝道。在圖4A中，節(jié)點D接收從電源Vdd 所注入的電荷。因此，根據(jù)N溝道MOSFET所創(chuàng)建的相對應(yīng)組合邏輯可以提供到接地端的路 徑。在其它實施方式中，諸如在從接地電勢提供電荷注入的實施方式中，P溝道MOSFET可 以形成連接至正電源的組合邏輯。
在圖5A的示例中，示出了 30個MOSFET ;存在10個MOSFET集合，其中每個集合為 三個M0SFET。每個集合中的MOSFET串聯(lián)連接。在第一集合，MOSFET 680_1、682_1和684-1 串聯(lián)連接，MOSFET 680-1的漏極連接至節(jié)點D，并且MOSFET 684-1的源極連接至接地端。 MOSFET 680-1、682-1和684-1的柵極均接收輸入值。
當(dāng)三個MOSFET 680_1、682_1和684_1在其柵極均接收高值時，在節(jié)點D和接地端 之間形成了低電阻路徑。MOSFET 680-2,682-2 和 684-2 與 MOSFET 680-1,682-1 和 684-1 類似布置。每個MOSFET集合可以類似布置，以MOSFET 680_10、682_10和684-10作為結(jié)束。 如果任意一個或多個MOSFET集合中的所有MOSFET都接收到高輸入信號，則在節(jié)點D和接 地端之間形成低電阻路徑。就數(shù)字邏輯而言，這可以等同于十個三路AND的十路0R。
在本公開內(nèi)容中，由組合邏輯所創(chuàng)建的節(jié)點D和接地端之間的低電阻路徑將會導(dǎo) 致高的Q輸出。本公開內(nèi)容可以另外地反相操作，其中在存在低電阻路徑時將會輸出低的 Q值。此外，如以上所描述的，P溝道MOSFET可以被用來創(chuàng)建到Vdd的低電阻路徑。在這樣 的實施方式中，圖4A的電路可以有所修改，諸如通過創(chuàng)建圖4A的反相形式。除此之外或可 替換地，諸如反相器之類的一個或多個反相結(jié)構(gòu)可以將到接地端的低電阻路徑轉(zhuǎn)換為到Vdd 的低電阻路徑，反之亦然。
返回參考圖5B，出于說明圖6-7的目的而示出了簡化的組合邏輯。反相器690接 收輸入并且將該輸入的反相形式提供至MOSFET 692的柵極。MOSFET 692的源極連接至接 地端，而MOSFET的漏極則連接至節(jié)點D。因此，當(dāng)輸入信號為高時，MOSFET 692出于非導(dǎo)通 (高電阻)狀態(tài)。當(dāng)輸入信號為低時，MOSFET 692被置于導(dǎo)通(低電阻)狀態(tài)。
現(xiàn)在參考圖6A-6C，示出了圖4A的電路實施方式的示例跟蹤。在圖6A中，示出了 電壓對時間的曲線圖。圖6-7的時間標度從大約300皮秒至700皮秒并且僅被示出用于說 明。對于時間零皮秒而言是沒有意義的；相反，僅相對時間才是相關(guān)的。在大約340和360 皮秒之間，輸入信號(為了簡明，輸入信號的軌跡704將被稱作輸入信號704)的軌跡示出 了從高(在所描述實施方式中大約為O. 9伏)到低(在該實施方式中大約為O伏)變換的 輸入信號704。
在之后的時間，這里示出的在大約520皮秒和540皮秒之間，時鐘信號CK的軌跡 708從低升至高。輸入信號704被反轉(zhuǎn)，如圖5B所示，并且時鐘信號708的上升沿被用來鎖 存邏輯值。輸出Q 712因此相應(yīng)于時鐘上升而變換為高以與輸入的反轉(zhuǎn)形式相匹配。時鐘 信號708的上升和輸出Q 712的上升的中點之間的近似延遲為40. 8皮秒。在大約780皮 秒處，時鐘信號708下降。然而，輸出Q 712停留為高，這是因為輸出Q 712基于時鐘信號 708的上升沿而被鎖存。
圖6B描繪了與圖6A相同的時間窗口期間的另外的電壓軌跡。輸入信號704的下降導(dǎo)致節(jié)點D的軌跡720的相應(yīng)下降。這是因為輸入信號704已經(jīng)開啟了 MOSFET 692，將 節(jié)點720連接至接地端。
節(jié)點DZ的軌跡724被示為上升至高值。參考圖4A，當(dāng)時鐘信號708為低時，反相 器570的輸出也為低，這使得MOSFET 562的柵極為低，由此將節(jié)點DZ連接至VDD。時鐘信 號708在圖6B所示的時間窗口之前變低。
基于時鐘信號708的上升，注入使能信號的軌跡728下降(大約在520皮秒處開 始)。這是由對上升的時鐘信號進行響應(yīng)的注入控制模塊504所導(dǎo)致的。MOSFET 538和 540已經(jīng)由于其柵極為高而被導(dǎo)通，從而當(dāng)時鐘信號708上升并且開啟了 MOSFET 536時，注 入使能信號728連接至接地端。
作為注入使能信號728變低的結(jié)果，電荷注入電路500的MOSFET 520將電荷注入 到節(jié)點D上。出于該原因，節(jié)點D 720大約在520皮秒處開始增加。然而，到接地端的低電 阻路徑(因為MOSFET 692對于當(dāng)前輸入信號開啟)使得所注入的電荷被消散，并且節(jié)點D 720因此大約在550皮秒處開始下降回到低值。
在時鐘門控模塊598的NAND門586和隔離模塊604的反相器576所導(dǎo)致的延遲 之后，EVAL信號的軌跡732跟隨時鐘信號708從低至高。由于EVAL信號732為高，所以 MOSFET 552將節(jié)點DZB連接至節(jié)點D，這將節(jié)點DZB的軌跡736拉低。節(jié)點DZB 736走低 導(dǎo)致注入控制模塊604使注入使能信號728無效。
MOSFET 558提供正反饋。一旦節(jié)點DZB下降的足夠多，反相器580就將向MOSFET 558輸出高信號。這開啟MOSFET 558，經(jīng)由MOSFET 556將節(jié)點DZB連接至接地端。鎖存器 模塊512在評估周期期間緩存并驅(qū)動DZB的邏輯。節(jié)點DZB 736的下降值在上升沿被轉(zhuǎn)換 為輸出Q 712并且被鎖存器模塊512鎖存。隨后(在圖6A的右側(cè)邊沿)，時鐘信號708下 降，并且上拉模塊590將使得節(jié)點DZB 736相應(yīng)上升(未示出)。與此同時，鎖存器模塊512 使得輸出Q不會被該預(yù)充電過程所破壞。
現(xiàn)在參考圖6C，在與圖6A和6B相同的時間周期上示出了在正電源Vdd中電流流 動以及在負電源Vss或接地端中電流流動。如所看到的，最大功耗出現(xiàn)在時鐘信號708的上 升沿之后。Vdd的軌跡被標記為740且Vss的軌跡被標記為744。
現(xiàn)在參考圖7A-7C，針對輸入信號為高的情形示出了與圖6A-6C相類似的軌跡。雖 然可以從與圖6A-6C相同的節(jié)點取得軌跡，但是將使用新的附圖標記以避免混淆。時鐘信 號CK的軌跡760大約在280皮秒處開始下降?？赡芘c時鐘異步的輸入信號的軌跡764大 約在340皮秒處開始上升。
時鐘信號760的上升沿大約在520皮秒處開始。時鐘信號760使得輸入信號764 的反轉(zhuǎn)被鎖存作為輸出Q，這在軌跡768中示出。時鐘信號760的上升沿與輸出Q 768的下 降沿的中點之間的延遲在該實施方式中被示為大約40. 7皮秒。在該特定實施方式中，當(dāng)Q 下降時(圖7A)或當(dāng)Q上升時(圖6A)時鐘與輸出的延遲相差小于百分之一。該差異的大 小很小可能是有利的，因為可以由兩個數(shù)字中較長的一個來確定最大時鐘速度。因此，如果 一個延遲明顯更長，則較長延遲可以使得較低的最大時鐘速度成為必要。
現(xiàn)在參考圖7B，注入使能信號的軌跡772相應(yīng)于上升的時鐘信號760而大約在 520皮秒處開始下降。當(dāng)注入使能信號772變低時，由此開始從電荷注入電路500進行電荷 注入，節(jié)點D的軌跡780由于沒有到接地端的低電阻路徑而上升。
在延遲之后，EVAL信號的軌跡776跟隨時鐘信號760從低至高。EVAL信號776的 高值將節(jié)點DZB連接至節(jié)點D。節(jié)點DZB的軌跡784因此可以由于節(jié)點D 780以低電壓開 始而最初下降。然而，將電荷注入到節(jié)點D 780上使得節(jié)點D 780升高并且由此使得節(jié)點 DZB 784 升高。
注意，在圖6B中，節(jié)點D 720稍有升高(峰值大約在560皮秒)。然而，在圖7B 中，節(jié)點D 780高于第一閾值，并且由此使得節(jié)點DZB 784不會降到低于第二閾值。例如， 在圖7B中，節(jié)點DZB 784下降至僅大約O. 65伏。與此同時，節(jié)點D 780從O伏增加至大約 O. 8 伏。
如果節(jié)點DZB 784低于第二閾值，并且因此被記錄為低信號，則反相器580 (見圖 4A)隨后輸出高信號，開啟MOSFET 558并且經(jīng)由MOSFET 556拉低節(jié)點DZB 784。注意，直 至節(jié)點DZ下降之前，到反相器578的輸入都為低，反相器578的輸出為高，并且MOSFET 556 因此被開啟。
第二閾值因此可以基于反相器580輸出足夠高而開啟MOSFET 558的電壓的輸入 電壓。僅作為示例，第二閾值可以為O. 5伏。為了防止節(jié)點DZB 784降到低于第二閾值，節(jié) 點D 780應(yīng)當(dāng)在節(jié)點DZB 784降到低于第二閾值之前增加至高于第一閾值。這一考慮可以 確定電荷注入模塊500的MOSFET 520的大小。在各種實施方式中，第一閾值可以近似等于 第二閾值。第一閾值可以為O. 5伏。第一和第二閾值可以基于Vdd和Vss或者Vdd和接地端 之間中途的電壓進行設(shè)置。
當(dāng)來自時鐘延遲模塊594的經(jīng)延遲的時鐘信號上升時，MOSFET 566被開啟。節(jié)點 DZB 784已經(jīng)維持為高，因此MOSFET 564維持導(dǎo)通。節(jié)點DZ788因此經(jīng)由MOSFET 564和 566連接至接地端并且開始下降。在節(jié)點DZ 788下降時，EVAL信號776經(jīng)由時鐘門控模塊 598而被關(guān)閉。通過將節(jié)點D從節(jié)點DZB斷開連接，即使由組合邏輯突然創(chuàng)建了低電阻路 徑，節(jié)點DZB上的電荷也將不會消散。時鐘門控模塊598因此減少了保持時間——到觸發(fā) 器的輸入必須保持穩(wěn)定的時間量。此外，注入使能信號772被無效。實際上，注入控制模塊 504在節(jié)點DZB 784或節(jié)點DZ 788下降時使得注入使能信號772無效。見圖6B，針對于注 入使能信號728相應(yīng)于節(jié)點DZB 736下降而上升(即被無效)的示例。
鎖存器模塊512在評估階段期間緩存并驅(qū)動節(jié)點DZB的邏輯。鎖存器模塊512將 節(jié)點DZB的相反數(shù)存儲為輸出Q 768。一旦時鐘信號760下降(未示出)，節(jié)點DZ 788將 返回高值(也未示出)，同時鎖存器模塊512使得輸出Q不會被預(yù)充電過程所破壞。節(jié)點 DZ 788被MOSFET 562升高至高值；一旦來自時鐘延遲模塊594的經(jīng)延遲的時鐘信號下降， MOSFET 562就將節(jié)點DZ 788連接至Vdd。
現(xiàn)在參考圖7C，示出了與圖7A和7B相同的時間幀期間的Vdd的軌跡792以及Vss 或接地端的軌跡796。
給出圖8A-9B以示出類似的靜態(tài)和動態(tài)邏輯以便與圖10A-10B的電荷注入邏輯相 比較。雖然圖8A-9B相應(yīng)于輸入信號產(chǎn)生了與圖10A-10B相同的邏輯輸出，但是觸發(fā)器的 電路和工作原理有所不同，并且觸發(fā)器輸入處的組合邏輯的布置也有所不同。
現(xiàn)在參考圖8A,給出了靜態(tài)組合邏輯的示例。該邏輯包括12個NAND門804_1、804-2、......和804-12(共同稱作NAND門804)，它們均具有兩個輸入。三個NOR門812-1、812-2和812-3(共同稱作NOR門812)均接收四個NAND門804的輸出。NOR門812的輸出被NAND門820所接收。NAND門820的輸出被反相器828的輸入所接收。反相器828的輸 出為節(jié)點D。
現(xiàn)在參考圖8B，示出了靜態(tài)觸發(fā)器。邏輯值D連接至MOSFET 830和832的柵極。 從Vdd到接地端，四個MOSFET 834、832、836和838串聯(lián)排列。此外，第二系列的MOSFET 840、 842、830和844從Vdd連接至接地端。
MOSFET 842和836的柵極接收信號SI。MOSFET 834和838的柵極接收信號SCN。 MOSFET 840和844的柵極從反相器846接收信號SCN的反轉(zhuǎn)形式。信號SI和SCN諸如用 于測試的目的而可以被用來在到觸發(fā)器的具體數(shù)據(jù)中進行掃描。信號SCN使能或者停用掃 描模式，并且當(dāng)掃描模式被使能時，從信號SI中取得觸發(fā)器中所存儲的數(shù)據(jù)。信號SI可以 連接至之前的觸發(fā)器，從而諸如測試模式之類的任意數(shù)據(jù)可以被連續(xù)移送(掃描)至觸發(fā) 器中。
MOSFET 850和852形成通過門，其接收來自MOSFET 830和842之間的節(jié)點的信 號。由MOSFET 850和852所形成的通過門的輸出被提供至反相器854以及MOSFET 860和 862之間的節(jié)點。
時鐘信號CK由反相器864反轉(zhuǎn)并且由反相器866再次反轉(zhuǎn)。結(jié)果，雖然具有一些 延遲，但是反相器866的輸出與時鐘信號CK具有相同的極性。MOSFET 850和852所形成的 通過門由時鐘信號CK所控制，其中時鐘信號CK的高值關(guān)閉該通過門。
MOSFET 862 經(jīng)由 MOSFET 870 連接至接地端，而 MOSFET 860 經(jīng)由 MOSFET 872 連 接至VDD。MOSFET 860的柵極接收經(jīng)反轉(zhuǎn)的時鐘信號CK，而MOSFET 862的柵極接收經(jīng)兩次 反轉(zhuǎn)的時鐘信號CK。反相器854的輸出被提供至MOSFET 876和878，它們形成另一個通過 門。此外，反相器854的輸出驅(qū)動MOSFET 870和872的柵極。MOSFET 860、862、870和872 形成三態(tài)反相器，其相應(yīng)于時鐘信號CK而具有三種狀態(tài)。
MOSFET 876和878所形成的通過門在時鐘信號CK為高是被開啟。MOSFET 876 和878所形成的通過門的輸出被提供至反相器880以及MOSFET 882和884之間的節(jié)點。 MOSFET 884經(jīng)由MOSFET 886連接至接地端，而MOSFET 882經(jīng)由MOSFET 888連接至Vdd。 MOSFET 882的柵極接收經(jīng)兩次反轉(zhuǎn)的時鐘信號，而MOSFET 884的柵極接收經(jīng)反轉(zhuǎn)的時鐘 信號。反相器880的輸出被反相器890以及MOSFET 886和888的柵極所接收。該反相器 的輸出也是觸發(fā)器的輸出Q。
現(xiàn)在參考圖9A，示出了動態(tài)邏輯的實施方式。所示出的組合邏輯在邏輯上可以等同于圖8A的組合邏輯。十二個NAND門904-1、904-2、......和904-12 (共同稱作NAND門904)均接收兩個輸入并且向相對應(yīng)的MOSFET 908_1、908_2、......和908-12(共同稱作MOSFET 908)提供輸出。MOSFET 908全部經(jīng)由時鐘信號CK所控制的共用MOSFET 912而連 接至VDD。換句話說，MOSFET 912的源極連接至每個MOSFET 908的漏極。MOSFET 912松散 地對應(yīng)于圖3B中的龍頭444以對節(jié)點D預(yù)充電。
每個MOSFET 908 通過相應(yīng) MOSFET 916_1、916_2、......和 916-12(共同稱作MOSFET 916)而連接至接地端。MOSFET 916也由時鐘信號CK所控制并且松散地對應(yīng)于圖 3B的評估閥448。MOSFET 908松散地對應(yīng)于圖3B的邏輯閥。
現(xiàn)在參考圖9B，在動態(tài)邏輯的觸發(fā)器中，節(jié)點D連接至MOSFET 920的源極。MOSFET 920經(jīng)由MOSFET 922連接至VDD。時鐘信號CK被第一系列的反相器924-1、924_2、...和924-6以及第二系列的反相器926和928所反轉(zhuǎn)。反相器928的輸出因此遵循與時鐘信號 相同的極性，并且被連接至MOSFET 922的柵極。MOSFET 920和922的漏極連接至MOSFET 930和932的漏極，反相器934的輸入以及MOSFET 936、938、940、942、944、946和948的柵極。
MOSFET 936和938的源極連接至VDD，并且MOSFET 936和938的漏極連接至MOSFET 940的漏極以及反相器950的輸入。反相器950的輸出被提供至NOR門952的第一輸入以 及反相器954的輸入。反相器954的輸出連接至MOSFET 930和932的柵極。MOSFET 932 的源極連接至VDD。
NOR門952的第二輸入接收信號SCN。NAND門960具有兩個輸入，它們分別接收信 號SCN和信號SI。NAND門960的輸出被提供至反相器962的輸入,并且反相器962的輸出 連接至MOSFET 964的柵極。MOSFET 964經(jīng)由MOSFET 966連接至接地端。MOSFET 964與 MOSFET 968并聯(lián)連接。反相器934的輸出連接至MOSFET 968的柵極。MOSFET 964和968 的漏極連接至MOSFET 930的源極。
MOSFET 942與MOSFET 980并聯(lián)連接，并且MOSFET 942和980的漏極連接至 MOSFET 944的漏極以及輸出Q。MOSFET 942和980的源極連接至VDD。MOSFET 944經(jīng)由并 聯(lián)連接的MOSFET 982和984連接至接地端。MOSFET 980和984的柵極連接至MOSFET 986 和988的柵極以及反相器990的輸出。
反相器924-6的輸出連接至MOSFET 938、982、966、992、994和996的柵極以及反 相器998的輸入。反相器998的輸出連接至MOSFET 1000的柵極。MOSFET 986、994、1000 和988從Vdd到接地端串聯(lián)連接。MOSFET 946、996和948從Vdd到接地端串聯(lián)連接。MOSFET 992在MOSFET 940和接地端之間串聯(lián)連接。MOSFET 946和996的漏極連接至MOSFET 994 和1000的漏極以及反相器990的輸入。
現(xiàn)在參考圖10A，示出了用于隨電荷注入觸發(fā)器使用的組合邏輯的實施方式。 該組合邏輯在邏輯上可以等同于圖8A和9A所示的組合邏輯。十二個NAND門1104-1、1104-2、......和1104-12(共同稱作NAND門1104)均接收兩個輸入并且向相對應(yīng)的MOSFET 1108-1,1108-2,......和 1108-12 (共同稱作 MOSFET 1108)提供輸出。MOSFET1108的源極連接至接地端并且MOSFET 1108的漏極連接至共用節(jié)點D。注意，與圖9A相比， 也被稱作腳注裝置(footer device)的時控的MOSFET (諸如圖9A的MOSFET 916)并非是 必要的。
現(xiàn)在參考圖10B，給出了電荷注入觸發(fā)器的實施方式。圖1OB的實施方式類似于 圖4A，并且為了簡要，對類似組件將使用相同的附圖標記。NOR門1120替代圖4A的反相器 570使用。NOR門1120具有結(jié)合至接地端的一個輸入并且因此類似于反相器進行工作。
NOR門1124替代圖4A的反相器576使用。NOR門1124的第二輸入接收信號SCN。 NAND門1128接收SCN信號和SI信號作為輸入并且具有連接至NOR門1132的輸出。NOR 門1132的第二輸入接收NAND門586的輸出。NOR門1132的輸出驅(qū)動連接在節(jié)點NZB和接 地端之間的MOSFET 1136的柵極。
現(xiàn)在參考圖11，用圖表表示地給出了對圖8-10的電路進行仿真的結(jié)果以便進行 比較。圖10A-10B的電荷注入觸發(fā)器(也被稱作電荷注入感測放大器(CISA))利用虛線示 出，。圖8A-8B的靜態(tài)邏輯利用粗實線示出，而圖9A-9B的動態(tài)邏輯利用細實線示出。y軸表示以兆赫為單位的最大工作頻率，而X軸則表示指定最大工作頻率處的以微瓦為單位的 功耗。
所有其它都等同的情況下，最大頻率越大且功耗越低就越好。電路以不同電源電 壓進行仿真用于全部三者的O. 88伏和1.1伏，以及用于靜態(tài)邏輯的額外的1. 26伏。如圖 11中所能夠看到的，對于以上所給出并且使用所仿真的半導(dǎo)體處理的電路而言，針對可比 較的電源電壓，動態(tài)邏輯的功耗遠大于靜態(tài)邏輯。動態(tài)邏輯在可比較電源電壓允許最大頻 率的提聞。
然而，當(dāng)靜態(tài)邏輯的電源提高至1. 26伏時，功耗僅稍大于動態(tài)邏輯在最低工作電 壓的功耗，而最大頻率卻接近于動態(tài)邏輯的兩倍。
CISA邏輯具有小于動態(tài)邏輯但大于靜態(tài)邏輯的功耗。然而，至少對于這些示例而 言，可能使用CISA邏輯的最大頻率明顯高于靜態(tài)邏輯和動態(tài)邏輯。除了速度和功耗優(yōu)于動 態(tài)邏輯之外，CISA邏輯所需要的面積也較小。例如，在使用CISA邏輯時腳注裝置(諸如圖 9A所示的MOSFET 916)可能并非是必要的。CISA邏輯可以使用N溝道MOSFET，諸如圖1OA 所示。然而，可以可替換地使用P溝道M0SFET。N溝道和P溝道MOSFET之間的決策可以基 于諸如面積和速度之類的考慮而作出。例如，在某些處理技術(shù)中，P溝道裝置可能要求單獨 的良好結(jié)構(gòu)而因此需要更大面積。
本公開內(nèi)容的寬泛教導(dǎo)可以以各種形式進行實施。因此，雖然本公開內(nèi)容包括特 定示例，但是本公開內(nèi)容的實際范圍并不應(yīng)當(dāng)局限于此，因為一旦研習(xí)了附圖、說明書以及 隨后的權(quán)利要求，其它修改形式就將變得清楚。
權(quán)利要求
1.一種觸發(fā)器電路，包括 電荷注入模塊，其被配置為響應(yīng)于時鐘信號選擇性地從電源向第一節(jié)點提供電荷； 感測放大器模塊，其被配置為在所述電荷注入模塊向所述第一節(jié)點提供電荷的同時響應(yīng)于檢測到第一節(jié)點的電壓越過閾值而調(diào)節(jié)第二節(jié)點的電壓；和鎖存器模塊，其被配置為 響應(yīng)于所述時鐘信號，存儲基于所述第二節(jié)點的電壓的值；以及 提供該值作為所述觸發(fā)器電路的輸出。
2.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中所述感測放大器模塊進一步包括上拉模塊，其被配置為生成經(jīng)延遲的時鐘信號并且響應(yīng)于所述經(jīng)延遲的時鐘信號選擇性地將所述第二節(jié)點連接至所述電源。
3.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，進一步包括 注入控制模塊，其被配置為響應(yīng)于所述時鐘信號生成注入使能信號， 其中所述電荷注入模塊被配置為響應(yīng)于所述注入使能信號的生成而向所述第一節(jié)點提供電荷。
4.根據(jù)權(quán)利要求3所述的觸發(fā)器電路，其中所述注入控制模塊被配置為響應(yīng)于所述第二節(jié)點達到預(yù)定狀態(tài)而停止生成所述注入使能信號。
5.根據(jù)權(quán)利要求3所述的觸發(fā)器電路，其中所述感測放大器模塊包括 被配置為生成反饋信號的反饋模塊， 其中所述注入控制模塊被配置為響應(yīng)于所述反饋信號的生成而停止生成所述注入使能信號。
6.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中所述感測放大器模塊包括 被配置為響應(yīng)于所述時鐘信號和反饋信號選擇性地生成經(jīng)門控的時鐘信號的時鐘門控模塊；以及 被配置為響應(yīng)于所述經(jīng)門控的時鐘信號選擇性地將第二節(jié)點連接至第一節(jié)點的隔離模塊。
7.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中所述感測放大器模塊包括第二節(jié)點調(diào)節(jié)模塊，其被配置為響應(yīng)于所述第二節(jié)點的電壓下降至低于所述閾值而將所述第二節(jié)點連接至第二電源。
8.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中 所述感測放大器模塊包括被配置為選擇性地生成反饋信號的反饋模塊， 所述電荷注入模塊被配置為在所述反饋信號被生成或者所述第二節(jié)點的電壓下降至低于所述閾值時停止向所述電荷存儲節(jié)點提供電荷，并且 所述反饋模塊被配置為在所述第二節(jié)點的電壓下降至低于所述閾值時延緩所述反饋信號的生成。
9.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中所述鎖存器模塊被配置為響應(yīng)于所述時鐘信號的延遲形式的預(yù)定邊沿而存儲對應(yīng)于所述第二節(jié)點處的信號的值，并且其中該預(yù)定邊沿是上升沿和下降沿之一。
10.一種電路,包括 根據(jù)權(quán)利要求1所述的觸發(fā)器電路；以及響應(yīng)于至少一個輸入信號而在所述第一節(jié)點和第二電源之間選擇性地創(chuàng)建低電阻路徑的組合邏輯，其中所述第二電源的電壓小于所述電源的電壓。
11.一種電路,包括 觸發(fā)器電路，其包括 注入控制模塊，其被配置為響應(yīng)于時鐘信號生成注入使能信號； 電荷注入模塊，其被配置為響應(yīng)于所述注入使能信號從第一電源向第一節(jié)點選擇性地提供電荷； 感測放大器模塊，其包括 時鐘延遲模塊，其被配置為響應(yīng)于所述時鐘信號生成經(jīng)延遲的時鐘信號； 反饋模塊，其被配置為相應(yīng)所述經(jīng)延遲的時鐘信號和第二節(jié)點的電壓生成反饋信號；時鐘門控模塊，其被配置為響應(yīng)于所述時鐘信號和所述反饋信號選擇性地生成經(jīng)門控的時鐘信號； 隔離模塊，其被配置為響應(yīng)于門控時鐘信號選擇性地將第二節(jié)點連接至電荷存儲節(jié)點；以及 第二節(jié)點調(diào)節(jié)模塊，其被配置為響應(yīng)于所述第二節(jié)點的電壓下降至低于閾值而將所述第二節(jié)點連接至第二電源；以及鎖存器模塊，其被配置為 響應(yīng)于所述時鐘信號的預(yù)定邊沿存儲基于所述第二節(jié)點的電壓的值；以及 提供所述值作為所述觸發(fā)器電路的輸出，其中所述預(yù)定邊沿是上升沿和下降沿之一；以及 組合邏輯，其被配置為響應(yīng)于至少一個輸入信號而在所述第一節(jié)點和所述第二電源之間選擇性地創(chuàng)建低電阻路徑，其中所述第二電源具有低于所述第一電源的電壓。
12.—種對觸發(fā)器電路進行操作的方法，所述方法包括 響應(yīng)于時鐘信號，從電源向第一節(jié)點選擇性地提供電荷； 在向所述第一節(jié)點提供電荷的同時響應(yīng)于檢測到所述第一節(jié)點的電壓越過閾值而調(diào)節(jié)第二節(jié)點的電壓；和 響應(yīng)于所述時鐘信號，存儲基于所述第二節(jié)點的電壓的值；以及 提供所述值作為所述觸發(fā)器電路的輸出。
13.根據(jù)權(quán)利要求12所述的方法，進一步包括 生成經(jīng)延遲的時鐘信號；以及 響應(yīng)于所述經(jīng)延遲的時鐘信號將所述第二節(jié)點選擇性地連接至所述電源。
14.根據(jù)權(quán)利要求12所述的方法，進一步包括 響應(yīng)于所述時鐘信號生成注入使能信號；以及 響應(yīng)于所述注入使能信號的生成而向所述第一節(jié)點提供電荷。
15.根據(jù)權(quán)利要求14所述的方法，進一步包括響應(yīng)于所述第二節(jié)點達到預(yù)定狀態(tài)而停止生成所述注入使能信號。
16.根據(jù)權(quán)利要求14所述的方法，進一步包括 生成反饋信號；以及 響應(yīng)于所述反饋信號的生成而停止生成所述注入使能信號。
17.根據(jù)權(quán)利要求12所述的方法，進一步包括 響應(yīng)于所述時鐘信號和反饋信號選擇性地生成經(jīng)門控的時鐘信號；并且 響應(yīng)于所述經(jīng)門控的時鐘信號將所述第二節(jié)點選擇性地連接至所述第一節(jié)點。
18.根據(jù)權(quán)利要求12所述的方法，進一步包括為響應(yīng)于所述第二節(jié)點的電壓下降至低于所述閾值而將所述第二節(jié)點連接至第二電源。
19.根據(jù)權(quán)利要求12所述的方法，進一步包括 選擇性地生成反饋信號； 在所述反饋信號被生成或者所述第二節(jié)點的電壓下降至低于所述閾值時停止向所述電荷存儲節(jié)點提供電荷；以及 在所述第二節(jié)點的電壓下降至低于所述閾值時延緩生成所述反饋信號。
20.根據(jù)權(quán)利要求12所述的方法，進一步包括響應(yīng)于所述時鐘信號的延遲形式的預(yù)定邊沿而存儲對應(yīng)于所述第二節(jié)點處的所述信號的值，其中所述預(yù)定邊沿是上升沿和下降沿之一 O
全文摘要
一種觸發(fā)器電路，包括電荷注入模塊(500)、感測放大器模塊(508)和鎖存器模塊(512)。該電荷注入模塊(500)被配置為響應(yīng)于時鐘信號(CK)選擇性地從電源(VDD)向第一節(jié)點(D)提供(注入使能)電荷。該感測放大器模塊(508)被配置為在電荷注入模塊(500)向第一節(jié)點(D)提供電荷的同時響應(yīng)于檢測到第一節(jié)點(D)的電壓越過閾值而調(diào)節(jié)第二節(jié)點(DZB)的電壓。該鎖存器模塊(512)被配置為響應(yīng)于時鐘信號(CK)存儲基于第二節(jié)點(DZB)的電壓的值。該鎖存器模塊(512)還被配置為提供該值作為該觸發(fā)器電路的輸出(Q)。
文檔編號H03K3/356GK103004088SQ201180035006
公開日2013年3月27日 申請日期2011年7月18日 優(yōu)先權(quán)日2010年7月16日
發(fā)明者J·T·蘇, W·李, 陳云天 申請人:馬維爾國際貿(mào)易有限公司