專利名稱：一種高集成度可編程分頻器單元電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高集成度可編程分頻器單元電路，實現(xiàn)除2/除3的分頻功能，屬于集成電路設(shè)計領(lǐng)域。
背景技術(shù)：
頻率綜合器是無線收發(fā)機(jī)射頻前端芯片的關(guān)鍵模塊，可以為不同標(biāo)準(zhǔn)的無線收發(fā)機(jī)提供穩(wěn)定的、可編程的、低噪聲的本地振蕩信號，其性能決定或影響著整個無線收發(fā)系統(tǒng)的性能，而可編程分頻器則是頻率綜合器中最重要的模塊之一?？删幊谭诸l器是一種能夠把輸入的高頻率信號經(jīng)過處理輸出低頻率信號的裝置，可采用一個指定模數(shù)的雙模前置預(yù)分頻器加兩個指定模數(shù)的計數(shù)器實現(xiàn)，指定的模數(shù)由所需要的分頻比而定，也可采用基于除2/除3分頻單元的級聯(lián)式可編程分頻器來實現(xiàn)。但雙模前置預(yù)分頻的方法存在可擴(kuò)展性差、模塊重復(fù)利用性差的問題，而基于除2/除3分頻單元的級聯(lián)式可編程分頻器則很好地解決了上述問題，根據(jù)設(shè)計的需要，通過對除2/除3基本分頻單元的級聯(lián)式復(fù)用，可人為指定所需的分頻比，簡單地實現(xiàn)步長為I的任意數(shù)分頻比。

CN202261236號專利中公布了一種鎖相環(huán)型頻率合成器及可編程射頻程控分頻器，是基于除2/除3分頻單元的可編程分頻器。如圖1所示，分頻器電路由若干級除2/除3分頻單元(Divider2/3)級聯(lián)構(gòu)成,每一級的除2/除3分頻單元實現(xiàn)除2分頻或除3分頻功能。IN為分頻器電路輸入，OUT為分頻器電路輸出，P[i]，i=0，1,2……η-1為分頻比控制信號，通過賦給其不同的邏輯高、低電平，可得所需的任意分頻比。分頻比(M)的公式由下式確定
M=P[O]+2 · P[l]+22 · P[2]+......+2η_2 · P[n-2] +2n_1 · P[n_l]+2n
此電路的特點為第一級單元工作在最高頻率，后級電路工作頻率逐漸降低，整個電路不存在長延時回路，反饋路徑只存在于相鄰的兩單元之間，寄生電容較少，可靠性好，另外，最大的特點是由相同模塊級聯(lián)構(gòu)成，復(fù)用性十分優(yōu)秀?；诔?/除3分頻單元的級聯(lián)式可編程分頻器工作原理是最后一級的使 能控制信號Mode_in始終置為邏輯高電平“1”，若相應(yīng)的分頻比控制信號(P[i]，
i=0, I，2……η-1)為邏輯高電平，而除最后一級外的其他級除2/除3分頻單元對應(yīng)的Mode_in也為邏輯高電平時，那么除2/除3分頻單元就實現(xiàn)3分頻，否則為2分頻。所以，級聯(lián)η級除2/除3基本分頻單元時，分頻比的變化范圍為2η (即P[i]，i=0, 1,2……n-1，全部為邏輯低電平“O”)到2n+1-l (即P[i]，i=0，1,2……η-1，全部為邏輯高電平“1”)，例如當(dāng)η為6時，分頻比的變化范圍為64 127。如圖2所示，除2/除3分頻單元由4個相同結(jié)構(gòu)的鎖存器(Latch l、Latch 2、Latch 3和Latch 4)以及3個相同結(jié)構(gòu)的與門(AND1、AND2和AND3)構(gòu)成。當(dāng)Mode_in輸入為邏輯低電平時，輸出信號Fout為輸入信號Fin的2分頻，而當(dāng)Mode_in輸入為邏輯高電平時，輸出信號Fout為輸入信號Fin的3分頻。它的工作原理是當(dāng)Mode_in輸入為邏輯低電平時，由于經(jīng)過第三與門(AND3)，第三鎖存器(Latch 3)的輸入端D也為邏輯低電平，因此輸出端Q為邏輯低電平，使能輸出信號M0de_0Ut輸出邏輯低電平，經(jīng)過第二與門(AND2)，第二鎖存器(Latch 2)的輸入為邏輯低電平，所以第二鎖存器(Latch 2)的輸出端3為邏輯高電平，即第一鎖存器(Latch I)和第四鎖存器(Latch 4)構(gòu)成了除2分頻電路。當(dāng)Mode_in輸入為邏輯高電平，分頻比控制信號P [i]輸入為邏輯低電平時，第二鎖存器(Latch 2)的輸出端^仍為邏輯高電平，因此仍構(gòu)成除2分頻電路。而當(dāng)Modejn輸入為邏輯高電平，分頻比控制信號P[i]輸入也為邏輯高電平時，由于第三鎖存器(Latch 3)的輸出端Q與第二鎖存器(Latch 2)的輸入端D相連,則會在輸出周期內(nèi)，另外增加一個輸出周期長，輸出信號Fout實現(xiàn)3分頻。如圖3所示，第一鎖存器(Latch I)、第二鎖存器(Latch 2)、第三鎖存器(Latch
3)、第四鎖存器(Latch 4)均采用普通CML (Current Mode Logic,電流模邏輯)型鎖存器，由于采用差分式的輸入和輸出，該電路具有結(jié)構(gòu)對稱、靈敏度高、性能穩(wěn)定、驅(qū)動能力強(qiáng)等、抗環(huán)境噪聲能力好的特點。VDD接電源電壓，匪3、NM4和匪5、NM6構(gòu)成兩個差分對，匪1、匪2上加偏置電壓Vbiasl用作負(fù)載對，NM9上加偏置電壓Vbias2用作尾電流源，匪7、NM8受差分輸入的時鐘CXK、GLK控制，工作在開關(guān)狀態(tài)。它的工作原理是當(dāng)CLK輸入為邏輯高電平，輸入為邏輯低電平時，ΝΜ7導(dǎo)通，ΝΜ8截止，ΝΜ3、ΝΜ4工作，ΝΜ5、ΝΜ6無效，數(shù)據(jù)由差分輸入端D、萬傳至差分輸出端而當(dāng)GLK輸入為邏輯低電平，δ 輸入為邏輯高電平時，匪7截止，ΝΜ8導(dǎo)通，匪3、ΝΜ4無效，匪5、ΝΜ6工作，輸出數(shù)據(jù)被保持。而負(fù)載對匪1、匪2則決定了差分輸出端0、3的電平。如圖4所示，第一與門(AND1)、第二與門(AND2)、第三與門(AND3)采用相同結(jié)構(gòu)。VDD接電源電壓，匪1、匪2上加偏置電壓Vbias用作負(fù)載對，與門的兩輸入端為Α、Β，輸出端為Q。當(dāng)且僅當(dāng)Α、B兩輸入同時為邏輯高電平時，Q的輸出才為邏輯高電平，其他情況Q的輸出都為邏輯低。綜上所述，現(xiàn)有技術(shù)所運 用的這種除2/除3分頻單元結(jié)構(gòu)，因為采用獨立的與門與獨立的鎖存器實現(xiàn)，所以會影響其速度的提升、增加整體電路的功耗與面積。同時，也增加了電路的復(fù)雜度，降低了其可靠性。

發(fā)明內(nèi)容
發(fā)明目的針對上述現(xiàn)有技術(shù)存在的問題和不足，本發(fā)明提供了一種高集成度除2/除3分頻單元。技術(shù)方案為了實現(xiàn)上述發(fā)明目的，本發(fā)明提出的高集成度除2/除3分頻單元基于電路結(jié)構(gòu)的特殊性，將原除2/除3分頻單元中的第一鎖存器和第一與門、第二鎖存器和第二與門、第三鎖存器和第三與門，分別進(jìn)行集成設(shè)計，即采用改進(jìn)的集成與門的鎖存器模塊取代原本獨立的與門和鎖存器。而第四鎖存器仍采用普通CML型鎖存器。 該分頻器包括第一集成與門的鎖存器模塊，第二集成與門的鎖存器模塊，第三集成與門的鎖存器模塊，以及第四鎖存器；其中，所述的第一集成與門的鎖存器模塊的第一與門輸入端AI接該分頻器的輸出端即輸出信號,第一集成與門的鎖存器模塊的第二與門輸入端BI接第二集成與門的鎖存器模塊的輸出端^，第一集成與門的鎖存器模塊的輸出端Q接第四鎖存器的數(shù)據(jù)輸入端D ;第二集成與門的鎖存器模塊的第一與門輸入端Α2接第三集成與門的鎖存器模塊的輸出端Q，第二集成與門的鎖存器模塊的第二與門輸入端Β2接分頻比控制信號P [i];第三集成與門的鎖存器模塊的第一與門輸入端A3接第四鎖存器的輸出端Q，第三集成與門的鎖存器模塊的第二與門輸入端B3接使能輸入信號Mode_in ;第四鎖存器的輸出端巧接輸出信號；該分頻器的時鐘輸入端分別接4個集成與門的鎖存器模塊的時鐘端;使能輸出信號接第二集成與門的鎖存器模塊的第一與門輸入端A2。所述的第一集成與門的鎖存器模塊，第二集成與門的鎖存器模塊，第三集成與門的鎖存器模塊均采用相同的集成與門的鎖存器結(jié)構(gòu)；所述集成與門的鎖存器包括三個部分與門邏輯實現(xiàn)部分、鎖存保持部分和時鐘控制部分；
所述的與門邏輯實現(xiàn)部分包括第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；其中第一 NMOS管的漏極、第二 NMOS管的漏極和第七NMOS管的柵極接電源；第一 NMOS管的柵極和第二 NMOS管的柵極接偏置電壓端;第一 NMOS管的源極和第三NMOS管的漏極接輸出端G ,第二 NMOS管的源極和第四NMOS管的漏極接輸出端Q ;第三NMOS管匪3的柵極接輸入端A ;第四NMOS管的柵極接輸入端瓦；第三NMOS管的源極和第四NMOS管的源極接第八NMOS管的漏極；第七WOS管的漏極接輸出端Q ;第七NMOS管的源極接第九NMOS管的漏極；第八NMOS管的柵極接輸入端B ;第九NMOS管的柵極接輸入端g ;第八NMOS管的源極和第九NMOS管的源極接第十NMOS管的漏極；
所述的鎖存保持部分包括第五NMOS管和第六NMOS管；第五NMOS管的柵極和漏極分別接輸出端^和輸出端Q ;第六NMOS管的柵極和漏極分別接輸出端Q和輸出端^ ;第五NMOS管的源極和第六NMOS管的源極分別接第十一 NMOS管的漏極； 所述的時鐘控制部分包括第十NMOS管、第i^一 NMOS管和第十二 NMOS管，第十NMOS管的柵極接輸入端；第^ NMOS管的柵極接輸入端CLK ;第十NMOS管的源極和第i NMOS管的源極接第十二 NMOS管的漏極；第十二匪OS管的柵極接偏置；第十二 NMOS管的源極接地；
本電路中所有的NMOS管襯底均接地。所述的第四鎖存器采用普通CML型結(jié)構(gòu)，所述第四鎖存器包括三個部分采樣部分、鎖存保持部分和時鐘控制部分；
所述采樣部分包括第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管，其中第一NMOS管的漏極、第二 NMOS管的漏極接電源；第一 NMOS管的柵極和第二 NMOS管的柵極接偏置電壓端；第一NMOS管的源極和第三NMOS管的漏極接輸出端^ ;第二NMOS管的源極和第四NMOS管的漏極接輸出端Q ;第三NMOS管的柵極接輸入端D ;第四NMOS管的柵極接輸入端萬;第三NMOS管的源極和第四NMOS管的源極接第七NMOS管的漏極；
所述的鎖存保持部分包括第五NMOS管和第六NMOS管，第五NMOS管的柵極和漏極分別接輸出端巧和輸出端Q ;第六NMOS管的柵極和漏極分別接輸出端Q和輸出端^ ;第五NMOS管的源極和第六NMOS管的源極分別接第八NMOS管的漏極；
所述的時鐘控制部分包括第七NMOS管、第八NMOS管和第九NMOS管，第七NMOS管的柵極接輸入端CLK ;第八NMOS管的柵極接輸入端;第七NMOS管的源極和第八NMOS管的源極接第九NMOS管的漏極；第九NMOS管的柵極接偏置端；第九NMOS管的源極接地；
本電路中所有的NMOS管襯底均接地。有益效果本發(fā)明通過對除2/除3分頻單元中的3對與門和鎖存器進(jìn)行集成設(shè)計，簡化了原除2/除3分頻單元的結(jié)構(gòu)，同時又降低了電路的功耗和復(fù)雜度，提高了電路的速度和可靠性，并使版圖更緊湊。


圖1為基于除2/除3單元的級聯(lián)式可編程分頻器，
圖2為常規(guī)的除2/除3分頻單元的結(jié)構(gòu)示意圖，
圖3為普通CML型鎖存器的結(jié)構(gòu)示意圖，
圖4為NMOS與門的結(jié)構(gòu)示意圖，
圖5為改進(jìn)的集成與門的鎖存器模塊的結(jié)構(gòu)示意圖，
圖6為本發(fā)明提出的一種高集成度分頻單元電路的結(jié)構(gòu)示意圖，
圖7為高集成度分頻單元電路(除2/除3分頻單元)的模擬結(jié)果示意圖。
具體實施例方式為了進(jìn)一步說明本發(fā)明的優(yōu)勢所在以及具體采取的技術(shù)手段，以下結(jié)合附圖對本發(fā)明的具體實施方式
作進(jìn)一步詳細(xì)的描述。圖1-圖4為現(xiàn)有背景技術(shù)的介紹，不再贅述。如圖5所示，本發(fā)明所提供的高集成度除2/除3分頻單元包括第一集成與門的鎖存器模塊AND_Latch I，第二集成與門的鎖存器模塊AND_Latch 2，第三集成與門的鎖存器模塊AND_Latch 3， 以及第四鎖存器Latch 4。其中，所述的第一集成與門的鎖存器模塊AND_Latch I的與門輸入端A接高集成度除2/除3分頻單元的輸出端的輸出信號Fout，第一集成與門的鎖存器模塊AND_Latch I的與門輸入端B接第二集成與門的鎖存器模塊AND_Latch 2的輸出端^，第一集成與門的鎖存器模塊AND_Latch I的輸出端Q接第四鎖存器Latch 4的數(shù)據(jù)輸入端D。第二集成與門的鎖存器模塊AND_Latch 2的與門輸入端A接第三集成與門的鎖存器模塊AND_Latch 3的輸出端Q，第二集成與門的鎖存器模塊AND_Latch2的與門輸入端B接分頻比控制信號P [i]。第三集成與門的鎖存器模塊AND_Latch 3的與門輸入端A接第四鎖存器Latch 4的輸出端Q，第三集成與門的鎖存器模塊AND_Latch 3的與門輸入端B接使能輸入信號Mode_in。第四鎖存器Latch 4的輸出端^接高集成度除2/除3分頻單元的輸出端的輸出信號Fout。Fin為高集成度除2/除3分頻單元的時鐘輸入端，分別接第一集成與門的鎖存器模塊AND_Latch I的時鐘端L1、第二集成與門的鎖存器模塊AND_Latch 2的時鐘端茂瓦、第三集成與門的鎖存器模塊AND_Latch 3的時鐘端CLK、第四鎖存器Latch 4的時鐘端。Mode_out為使能輸出信號，接第二集成與門的鎖存器模塊AND_Latch 2的與門輸入端A。Fin為電路的輸入，F(xiàn)out為電路的輸出，Mode_in為使能輸入信號，Mode_out為使能輸出信號。當(dāng)Mode_in輸入為邏輯低電平時,輸出信號Fout為輸入信號Fin的2分頻,而當(dāng)Mode_in輸入為邏輯高電平時，輸出信號Fout為輸入信號Fin的3分頻。它的工作原理是當(dāng)Modejn輸入為邏輯低電平時，第三集成與門的鎖存器模塊AND_Latch 3的輸出端Q應(yīng)為邏輯低電平，則使能輸出信號Mode_out也為邏輯低電平，所以第二集成與門的鎖存器模塊AND_Latch 2的輸出端^應(yīng)為邏輯高電平，即第一集成與門的鎖存器模塊AND_Latch I和第四鎖存器Latch 4構(gòu)成了除2分頻電路。當(dāng)Mode_in輸入為邏輯高電平，分頻比控制信號P[i]輸入為邏輯低電平時，第二集成與門的鎖存器模塊AND_Latch 2的輸出端^仍為邏輯高電平，因此仍構(gòu)成除2分頻電路。而當(dāng)Mode_in輸入為邏輯高電平，分頻比控制信號p[i]輸入也為邏輯高電平時，因為第三集成與門的鎖存器模塊AND_Latch 3的輸出端Q與第二集成與門的鎖存器模塊AND_Latch 2的輸入端A相連，則會在輸出周期內(nèi)，另外增加一個輸出周期長，輸出信號Fout實現(xiàn)3分頻。如圖6所示，第一集成與門的鎖存器模塊AND_Latch I，第二集成與門的鎖存器模塊AND_Latch 2，第三集成與門的鎖存器模塊AND_Latch 3均采用相同結(jié)構(gòu)，即全部改進(jìn)成集成與門的鎖存器模塊，而第四鎖存器Latch 4仍采用普通CML型結(jié)構(gòu)。所述的集成與門的鎖存器模塊包括第一 NMOS管NM1、第二 NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十 NMOS 管 NM10、第^^一 NMOS 管 NMl1、第十二 NMOS (NM12。VDD 接電源電壓，NM3、NM4 和NM8、NM9構(gòu)成具有與門功能的差分輸入對，NM5、NM6用作鎖存對，NMl、NM2上加偏置電壓Vbiasl用作負(fù)載對，匪12上加偏置電壓Vbias2用作尾電流源。其工作原理是當(dāng)OLE輸入為邏輯高電平，δ 輸入為邏輯低電平時，匪10導(dǎo)通，匪11截止，匪1、匪2、匪3、ΝΜ4工作，匪5、ΝΜ6無效，數(shù)據(jù)由差分輸入端D石采樣，同時進(jìn)行邏輯與AND，輸出至差分輸出端Q、Q0而當(dāng)LiJt入為邏輯低電平，輸入為邏輯高電平時，NMlO截止，NMll導(dǎo)通，NM1、NM2、匪3、NM4無效，匪5、NM6工作，輸出數(shù)據(jù)被保持。仿真結(jié)果表明，將改進(jìn)的集成與門的鎖存器模塊用于本發(fā)明提出的高集成度除2/除3分頻單元，整個級聯(lián)式可編程分頻器的整體工作速度有所提高。如圖7所示，為級聯(lián)6級高集成度除2/除3分頻單元的仿真結(jié)果，設(shè)置每一級的分頻比控制信號分別為P
=0； P[1]=0； P[2]=0； P[3]=0； P[4]=0 ； P[5]=0，此時分頻比為64。綜上所述，本發(fā)明提出的一種高集成度可編程分頻器單元電路，實現(xiàn)除2/除3的分頻功能。其將常規(guī)的除2/除3分頻單元中的三對獨立的與門和鎖存器分別進(jìn)行集成設(shè)計，既簡化了原除2/除3分頻單元的結(jié)構(gòu)，同時又降低了電路的功耗和復(fù)雜度，提高了電路的速度和可靠性，并使版圖更緊湊。以上僅是本發(fā)明的實 例，不構(gòu)成對本發(fā)明的任何限制，顯然，在本發(fā)明的思想下，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明的技術(shù)方案范圍內(nèi)，可利用上述揭示的技術(shù)內(nèi)容對電路結(jié)構(gòu)及元器件尺寸進(jìn)行適當(dāng)調(diào)整或優(yōu)化，依據(jù)本發(fā)明的技術(shù)是指對以上實施例所作的任何簡單修改、等同變換與修飾，均屬于本發(fā)明技術(shù)方案的范圍。
權(quán)利要求
1.一種高集成度可編程分頻器單元電路，實現(xiàn)除2/除3的分頻功能，其特征在于，該分頻器包括第一集成與門的鎖存器模塊(AND_Latch 1)，第二集成與門的鎖存器模塊(AND_Latch 2)，第三集成與門的鎖存器模塊(AND_Latch 3)，以及第四鎖存器(Latch 4);其中，所述的第一集成與門的鎖存器模塊(AND_Latch I)的第一與門輸入端Al接該分頻器的輸出端即輸出信號(Fout)，第一集成與門的鎖存器模塊(AND_Latch I)的第二與門輸入端BI接第二集成與門的鎖存器模塊(AND_Latch 2)的輸出端^，第一集成與門的鎖存器模塊(AND_Latch I)的輸出端Q接第四鎖存器(Latch 4)的數(shù)據(jù)輸入端(D);第二集成與門的鎖存器模塊(AND_Latch 2)的第一與門輸入端A2接第三集成與門的鎖存器模塊(AND_Latch 3)的輸出端Q，第二集成與門的鎖存器模塊(AND_Latch2)的第二與門輸入端B2接分頻比控制信號P[i];第三集成與門的鎖存器模塊(AND_Latch3)的第一與門輸入端A3接第四鎖存器(Latch4)的輸出端Q，第三集成與門的鎖存器模塊(AND_Latch 3)的第二與門輸入端B3接使能輸入信號Mode_in ;第四鎖存器(Latch 4)的輸出端ζ接輸出信號(Fout);該分頻器的時鐘輸入端(Fin)分別接4個集成與門的鎖存器模塊的時鐘端;使能輸出信號(Mode_out)接第二集成與門的鎖存器模塊(AND_Latch 2)的第一與門輸入端A2。
2.如權(quán)利要求1所述的高集成度可編程分頻器單元電路，其特征在于所述的第一集成與門的鎖存器模塊(AND_Latch I),第二集成與門的鎖存器模塊(AND_Latch 2)，第三集成與門的鎖存器模塊(AND_Latch 3)均采用相同的集成與門的鎖存器結(jié)構(gòu)；所述集成與門的鎖存器包括三個部分與門邏輯實現(xiàn)部分、鎖存保持部分和時鐘控制部分； 所述的與門邏輯實現(xiàn)部分包括第一 NMOS管(NM1)、第二 NMOS管(NM2)、第三NMOS管(匪3)、第四匪OS管(匪4)、第七匪OS管(匪7)、第八匪OS管(匪8)和第九匪OS管(匪9);其中第一 NMOS管(NMl)的漏極、第二 NMOS管(NM2)的漏極和第七NMOS管(NM7)的柵極接電源(VDD);第一 NMOS管(匪I)的柵極和第二 NMOS管(匪2)的柵極接偏置電壓端(Vbiasl)；第一 NMOS管(NMl)的源極和第三NMOS管(NM3)的漏極接輸出端( )，第二 NMOS管(ΝΜ2)的源極和第四NMOS管(ΝΜ4)的漏極接輸出端(Q)；第三NMOS管(ΝΜ3)的柵極接輸入端(A)；第四NMOS管(ΝΜ4)的柵極接輸入端(X);第三NMOS管(ΝΜ3)的源極和第四NMOS管(ΝΜ4)的源極接第八NMOS管(ΝΜ8)的漏極；第七NMOS管(ΝΜ7)的漏極接輸出端(Q);第七NMOS管(ΝΜ7)的源極接第九NMOS管(ΝΜ9)的漏極；第八NMOS管(ΝΜ8)的柵極接輸入端(B);第九NMOS管(ΝΜ9)的柵極接輸入端(I);第八NMOS管(ΝΜ8)的源極和第九NMOS管(ΝΜ9)的源極接第十NMOS管(NMlO)的漏極； 所述的鎖存保持部分包括第五NMOS管(ΝΜ5)和第六NMOS管(NM6);第五NMOS管(ΝΜ5)的柵極和漏極分別接輸出端句)和輸出端(Q);第六NMOS管(ΝΜ6)的柵極和漏極分別接輸出端(Q)和輸出端( );第五NMOS管(匪5)的源極和第六NMOS管(NM6)的源極分別接第i^一NMOS管(NMlI)的漏極； 所述的時鐘控制部分包括第十NMOS管(NM10)、第i^一 NMOS管(NMll)和第十二 NMOS管(NM12)，第十NMOS管(NMlO)的柵極接輸入端(CLK) ；|H^一 NMOS管(NMll)的柵極接輸入端(SIf);第十NMOS管(NMlO)的源極和第i^一 NMOS管(NMlI)的源極接第十二 NMOS管(匪12)的漏極；第十二 NMOS管(匪12)的柵極接偏置(Vbias2);第十二 NMOS管(匪12)的源極接地(GND)； 本電路中所有的NMOS管襯底均接地(GND)。
3.如權(quán)利要求1所述的高集成度可編程分頻器單元電路，其特征在于所述的第四鎖存器(Latch 4)采用普通CML型結(jié)構(gòu)，所述第四鎖存器包括三個部分采樣部分、鎖存保持部分和時鐘控制部分； 所述采樣部分包括第一 NMOS管(匪I)、第二 NMOS管(匪2)、第三匪OS管(匪3)和第四NMOS管(NM4)，其中第一 NMOS管(NMl)的漏極、第二 NMOS管(NM2)的漏極接電源(VDD);第一 NMOS管(NMl)的柵極和第二 NMOS管(NM2)的柵極接偏置電壓端(Vbiasl);第一 NMOS管(匪I)的源極和第三NMOS管(匪3)的漏極接輸出端句)；第二 NMOS管(匪2)的源極和第四NMOS管(NM4)的漏極接輸出端(Q);第三NMOS管(NM3)的柵極接輸入端(D);第四NMOS管(NM4)的柵極接輸入端(S);第三NMOS管(NM3)的源極和第四NMOS管(NM4)的源極接第七NMOS管(NM7)的漏極； 所述的鎖存保持部分包括第五NMOS管(NM5)和第六NMOS管(NM6)，第五NMOS管(NM5)的柵極和漏極分別接輸出端和輸出端(Q);第六NMOS管(NM6)的柵極和漏極分別接輸出端(Q)和輸出端句);第五NMOS管(匪5)的源極和第六NMOS管(NM6)的源極分別接第八NMOS管(NM8)的漏極； 所述的時鐘控制部分包括第七匪OS管(匪7)、第八NMOS管(NM8)和第九NMOS管(NM9)，第七NMOS管(NM7)的柵極接輸入端(CLK);第八NMOS管(NM8)的柵極接輸入端(011);第七NMOS管(NM7)的源極和第八NMOS管(NM8)的源極接第九NMOS管(NM9)的漏極；第九NMOS管(NM9)的柵極接偏置端(Vbias2);第九NMOS管(NM9)的源極接地(GND)； 本電路中所有的NMOS管襯底均接地(GND)。
全文摘要
本發(fā)明公開了一種高集成度可編程分頻器單元電路，實現(xiàn)除2/除3的分頻功能，屬于集成電路設(shè)計領(lǐng)域?；诔Ｒ?guī)除2/除3分頻單元的特殊結(jié)構(gòu)，本發(fā)明分別將其中的第一鎖存器(Latch1)和第一與門(AND1)進(jìn)行集成，第二鎖存器(Latch2)和第二與門(AND2)進(jìn)行集成，第三鎖存器(Latch3)和第三與門(AND3)進(jìn)行集成。也就是，將原本獨立的與門(AND)集成進(jìn)其后級鎖存器(Latch)中，形成一個新的集成與門的鎖存器電路(AND_Latch)，取代原來獨立的與門(AND)和鎖存器(Latch)，從而提升了原除2/除3分頻單元的集成度，降低了電路的功耗，提高了電路的速度，并使版圖更緊湊。
文檔編號H03K23/66GK103066995SQ201210551100
公開日2013年4月24日 申請日期2012年12月18日 優(yōu)先權(quán)日2012年12月18日
發(fā)明者張長春, 鄭立博, 郭宇鋒, 李衛(wèi), 方玉明, 陳德媛 申請人:南京郵電大學(xué)